JPH0366816B2 - - Google Patents
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- JPH0366816B2 JPH0366816B2 JP57047385A JP4738582A JPH0366816B2 JP H0366816 B2 JPH0366816 B2 JP H0366816B2 JP 57047385 A JP57047385 A JP 57047385A JP 4738582 A JP4738582 A JP 4738582A JP H0366816 B2 JPH0366816 B2 JP H0366816B2
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- diode
- layer
- bipolar
- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は一つの半導体基板に絶縁ゲート電界効
果トランジスタ（以下MISFET）とバイポーラ
トランジスタとを形成した高耐圧高速パワートラ
ンジスタに関する。
果トランジスタ（以下MISFET）とバイポーラ
トランジスタとを形成した高耐圧高速パワートラ
ンジスタに関する。
パワー用半導体素子として代表されるものにバ
イポーラパワートランジスタと縦形構造のパワー
MOSFETがある。このうちバイポーラパワート
ランジスタは、特にオン抵抗が小さく電流容量が
大であること、耐圧を大きくし得ること、gmが
大きくとれること等の長所を有する反面、スイツ
チング速度が低いこと、又、ドライブ電力が大き
いこと、特にベース電流を流さないと低い飽和電
圧とならないこと等の欠点がある。これに対して
パワーMOSFETはスイツチング速度が高いこ
と、ドライブ電力が小さく、直流電流が不要で入
力容量の充放電々流のみで動作すること等の長所
がある反面、オン抵抗がチヤネル部及びドレイン
高比抵抗層の抵抗により制限され極端に増大する
こと、又、そのために電流容量が小さいこと等の
欠点がある。
イポーラパワートランジスタと縦形構造のパワー
MOSFETがある。このうちバイポーラパワート
ランジスタは、特にオン抵抗が小さく電流容量が
大であること、耐圧を大きくし得ること、gmが
大きくとれること等の長所を有する反面、スイツ
チング速度が低いこと、又、ドライブ電力が大き
いこと、特にベース電流を流さないと低い飽和電
圧とならないこと等の欠点がある。これに対して
パワーMOSFETはスイツチング速度が高いこ
と、ドライブ電力が小さく、直流電流が不要で入
力容量の充放電々流のみで動作すること等の長所
がある反面、オン抵抗がチヤネル部及びドレイン
高比抵抗層の抵抗により制限され極端に増大する
こと、又、そのために電流容量が小さいこと等の
欠点がある。
本願発明者はかかるバイポーラパワートランジ
スタとパワーMOSFETとを組み合せて複合パワ
ートランジスタとすることにより前記した個々の
長所を生かしかつ欠点を取り除くことに着目し
た。
スタとパワーMOSFETとを組み合せて複合パワ
ートランジスタとすることにより前記した個々の
長所を生かしかつ欠点を取り除くことに着目し
た。
したがつて本発明の目的は一つの半導体基板に
形成されて高速性、低ドライブ電力性かつ大電流
化の可能な半導体装置を提供することにある。
形成されて高速性、低ドライブ電力性かつ大電流
化の可能な半導体装置を提供することにある。
以下本発明を実施例にそつてその内容を具体的
に説明する。
に説明する。
第１図は本発明による複合パワートランジスタ
の原理的構成を示す回路図である。この複合パワ
ートランジスタは、駆動段にエンハンスメント型
MOSFET Ｑを、出力段にバイポーラトランジ
スタＴを有し、これらをダーリントン接続、すな
わち、ＱのソースとＴのベースを接続するととも
にＱのドレインをＴのコレクタと共通端子とし、
ＱのゲートとＴのエミツタをそれぞれ端子として
取り出すとともに、ＱのゲートとＴのベースとの
間に逆方向ベース電流IRBを流すダイオードＤを
介挿するものである。
の原理的構成を示す回路図である。この複合パワ
ートランジスタは、駆動段にエンハンスメント型
MOSFET Ｑを、出力段にバイポーラトランジ
スタＴを有し、これらをダーリントン接続、すな
わち、ＱのソースとＴのベースを接続するととも
にＱのドレインをＴのコレクタと共通端子とし、
ＱのゲートとＴのエミツタをそれぞれ端子として
取り出すとともに、ＱのゲートとＴのベースとの
間に逆方向ベース電流IRBを流すダイオードＤを
介挿するものである。
在来より複合のパワートランジスタとして第３
図に示すように２つのバイポーラ・トランジスタ
T1，T2をダーリントン接続した構造は知られて
おり、この場合は前記したバイポーラトランジス
タの長所と短所をそなえている。これに対して、
第４図に示すようにMOSFET Ｑを駆動段に、
バイポーラトランジスタＴを出力段としてダーリ
ントン接続することにより、バイポーラトランジ
スタの長所の大電流容量性とMOSFETの長所の
高速性とを兼ねそなえた複合パワートランジスタ
が考えられる。しかしこの第４図の構造では下記
の点で問題がある。従来のバイポーラトランジス
タのみによるダーリントン接続された複合トラン
ジスタでは電流により動作するが、MOSFET・
バイポーラトランジスタによる複合トランジスタ
ではMOSFET Ｑにかける（＋），（−）電圧に
よりスイツチング動作する。Ｑのゲートに（＋）
電圧をかけるとベース電流IBが流れてトランジス
タＴがオンする。Ｑのゲートに−電圧がかかると
MOSFET Ｑはオフし、MOS素子への電流が流
れない方向（同図で点線の矢印IRBで示す）にな
る。このためバイポーラトランジスタＴに蓄積さ
れたキヤリアの生き場がなく自然消滅する他な
い。そこで強制的にチヤージを瞬間的に引つぱり
出すためベース電流を大きくする必要がある。−
電圧印加のときMOSFETのゲートＧ・ソースＳ
間に電流が流れない。このように出力側トランジ
スタの逆方向ベース電流のIRBが流れないのでオ
フタイムtpff（＝tptg＋tf）が速くならない。
図に示すように２つのバイポーラ・トランジスタ
T1，T2をダーリントン接続した構造は知られて
おり、この場合は前記したバイポーラトランジス
タの長所と短所をそなえている。これに対して、
第４図に示すようにMOSFET Ｑを駆動段に、
バイポーラトランジスタＴを出力段としてダーリ
ントン接続することにより、バイポーラトランジ
スタの長所の大電流容量性とMOSFETの長所の
高速性とを兼ねそなえた複合パワートランジスタ
が考えられる。しかしこの第４図の構造では下記
の点で問題がある。従来のバイポーラトランジス
タのみによるダーリントン接続された複合トラン
ジスタでは電流により動作するが、MOSFET・
バイポーラトランジスタによる複合トランジスタ
ではMOSFET Ｑにかける（＋），（−）電圧に
よりスイツチング動作する。Ｑのゲートに（＋）
電圧をかけるとベース電流IBが流れてトランジス
タＴがオンする。Ｑのゲートに−電圧がかかると
MOSFET Ｑはオフし、MOS素子への電流が流
れない方向（同図で点線の矢印IRBで示す）にな
る。このためバイポーラトランジスタＴに蓄積さ
れたキヤリアの生き場がなく自然消滅する他な
い。そこで強制的にチヤージを瞬間的に引つぱり
出すためベース電流を大きくする必要がある。−
電圧印加のときMOSFETのゲートＧ・ソースＳ
間に電流が流れない。このように出力側トランジ
スタの逆方向ベース電流のIRBが流れないのでオ
フタイムtpff（＝tptg＋tf）が速くならない。
本発明による複合パワートランジスタでは、第
１図に示したようにMOSFET ＱのゲートＧと
バイポーラトランジスタＴのベースＢとの間に逆
方向ベース電流IRBを流すダイオードＤを介挿す
ることにより、（＋）電圧の駆動MOSFET Ｑに
印加（オン）のときはダイオードＤの通じてベー
ス電流は流れることなく、出力トランジスタＴは
オンし、−電圧印加（オフ）のときは逆方向のベ
ース電流IRB（破線の矢印で方向を示す）はゲー
ト・ソース間のダイオードＤを通じて流れること
になる。
１図に示したようにMOSFET ＱのゲートＧと
バイポーラトランジスタＴのベースＢとの間に逆
方向ベース電流IRBを流すダイオードＤを介挿す
ることにより、（＋）電圧の駆動MOSFET Ｑに
印加（オン）のときはダイオードＤの通じてベー
ス電流は流れることなく、出力トランジスタＴは
オンし、−電圧印加（オフ）のときは逆方向のベ
ース電流IRB（破線の矢印で方向を示す）はゲー
ト・ソース間のダイオードＤを通じて流れること
になる。
本発明において、出力段のバイポーラトランジ
スタＴは第２図に示すようにベース・エミツタ間
に抵抗Ｒを挿入し、エミツタ・コレクタ間にダイ
オードD1を挿入した転流ダイオード内蔵トラン
ジスタT1を用いてもよい。
スタＴは第２図に示すようにベース・エミツタ間
に抵抗Ｒを挿入し、エミツタ・コレクタ間にダイ
オードD1を挿入した転流ダイオード内蔵トラン
ジスタT1を用いてもよい。
以上述べた本発明によれば下記のように効果が
得られる。
得られる。
(1) 高速化ができる。出力段バイポーラトランジ
スタＴのコレクタ・ベース間はID×RON（パワー
MOSFETの内部抵抗）にクランプされて完全
飽和にならず、又、ダイオードＤにより逆方向
ベース電流を流すことが可能であることにより
高速化が実現する。
スタＴのコレクタ・ベース間はID×RON（パワー
MOSFETの内部抵抗）にクランプされて完全
飽和にならず、又、ダイオードＤにより逆方向
ベース電流を流すことが可能であることにより
高速化が実現する。
(2) 低ドライブ電力化ができる。順方向について
はMOSFET Ｑのみのドライブ電流があれば
よく、全体としてほとんど電流が不要であり、
逆方向ベース電流のみ流せばよいからドライブ
電力の節減化が可能となる。
はMOSFET Ｑのみのドライブ電流があれば
よく、全体としてほとんど電流が不要であり、
逆方向ベース電流のみ流せばよいからドライブ
電力の節減化が可能となる。
(3) 大電流化ができる。出力段がバイポーラトラ
ンジスタであり、コレクタ電流ICの１／hFEだ
けパワーMOSFETが電流を流すことが可能と
なる。
ンジスタであり、コレクタ電流ICの１／hFEだ
けパワーMOSFETが電流を流すことが可能と
なる。
第５図は本発明による複合パワートランジスタ
を一つの半導体基板上に形成した場合の実施例を
示す断面図であり、第６図はこの複合パワートラ
ンジスタの平面図である。
を一つの半導体基板上に形成した場合の実施例を
示す断面図であり、第６図はこの複合パワートラ
ンジスタの平面図である。
第６図に示すようにこの複合パワートランジス
タはN+N型Si基板の一主表面の中央部分を取り
囲むように駆動段の縦形ＮチヤネルMOSFET
Ｑが形成され、周辺部分にバイポーラNPNトラ
ンジスタＴが形成され、中央部分の厚い酸化膜上
にポリ（多結晶）SiダイオードＤが形成されたも
のである。第５図において、１は高濃度N+型Si
基板、２は低濃度Ｎ型Si層で駆動段MOSFETの
ドレイン、出力段トランジスタのコレクタとなる
半導体基板を構成する。N+型Si基板１の裏面に
はコレクタ電極Ｃとなる金属層３が形成される。
４，５，６，７はＮ型Si層の表面よりＢ（ボロン）
等を導入拡散したＰ型ウエルであつて、このう
ち、５は駆動段MOSFETのベースとなりその表
面の薄いゲート絶縁膜直下の部分はチヤネル部と
なり、６は出力段バイポーラトランジスタのベー
スとなる。７は周辺部高耐圧化のためのフイール
ドリミツテイングリングである。
タはN+N型Si基板の一主表面の中央部分を取り
囲むように駆動段の縦形ＮチヤネルMOSFET
Ｑが形成され、周辺部分にバイポーラNPNトラ
ンジスタＴが形成され、中央部分の厚い酸化膜上
にポリ（多結晶）SiダイオードＤが形成されたも
のである。第５図において、１は高濃度N+型Si
基板、２は低濃度Ｎ型Si層で駆動段MOSFETの
ドレイン、出力段トランジスタのコレクタとなる
半導体基板を構成する。N+型Si基板１の裏面に
はコレクタ電極Ｃとなる金属層３が形成される。
４，５，６，７はＮ型Si層の表面よりＢ（ボロン）
等を導入拡散したＰ型ウエルであつて、このう
ち、５は駆動段MOSFETのベースとなりその表
面の薄いゲート絶縁膜直下の部分はチヤネル部と
なり、６は出力段バイポーラトランジスタのベー
スとなる。７は周辺部高耐圧化のためのフイール
ドリミツテイングリングである。
８，９，１０はSi層表面にAs（ヒ素）、Ｐ（リ
ン）等を導入拡散した高濃度N+型層であつて、
このうち８はMOSFETのソース、９はバイポー
ラトランジスタのエミツタ、１０は周辺のガード
リンクである。ソースN+層８の上にはＰ層５と
短絡させたソース電極となるAl層１１を設けて
その一部はベースＰ層６に接続し、エミツタN+
層９の上にはエミツタ電極となるAl層１２を設
け、周辺ガードリンクN+層１０の上にはガード
リンクとなるAl層１３を設けてある。１４はゲ
ート絶縁膜となるうすいSiO2膜、１５はフイー
ルド部となる厚いSiO2膜、１６は層間絶縁膜と
なるSiO2膜である。１７，１８，１９は絶縁膜
の上に形成されたポリSi層で不純物ドープにより
低抵抗化され、このうち、１７はN+ドープ（リ
ン又はヒ素ドープ）のゲート、１８はP+ドープ
（ボロンドープ）層、１９はN+ドープ（リン又は
ヒ素ドープ）層でNPN接合がポリSiダイオード
を構成する。このうちN+ドープのゲート１７に
はゲート電極となるAl層２０が接続され、P+ド
ープ層１８はソース電極１１のAl電極が延びて
接続される。
ン）等を導入拡散した高濃度N+型層であつて、
このうち８はMOSFETのソース、９はバイポー
ラトランジスタのエミツタ、１０は周辺のガード
リンクである。ソースN+層８の上にはＰ層５と
短絡させたソース電極となるAl層１１を設けて
その一部はベースＰ層６に接続し、エミツタN+
層９の上にはエミツタ電極となるAl層１２を設
け、周辺ガードリンクN+層１０の上にはガード
リンクとなるAl層１３を設けてある。１４はゲ
ート絶縁膜となるうすいSiO2膜、１５はフイー
ルド部となる厚いSiO2膜、１６は層間絶縁膜と
なるSiO2膜である。１７，１８，１９は絶縁膜
の上に形成されたポリSi層で不純物ドープにより
低抵抗化され、このうち、１７はN+ドープ（リ
ン又はヒ素ドープ）のゲート、１８はP+ドープ
（ボロンドープ）層、１９はN+ドープ（リン又は
ヒ素ドープ）層でNPN接合がポリSiダイオード
を構成する。このうちN+ドープのゲート１７に
はゲート電極となるAl層２０が接続され、P+ド
ープ層１８はソース電極１１のAl電極が延びて
接続される。
第７図はダイオード部を拡大した平面図であつ
て、実線で囲む部分はエート及びソース電極とな
るAl層を示し、一点さ線はポリSi層における
NPN接合を示し、破線で囲まれた部分はポリSi
層へのAl層のコンタクト部分である。第８図は
第７図におけるＡ−A′切断面、第９図は同じく
Ｂ−B′切断面を示す。第１０図は第７図で示し
たダイオードを等価的に示す回路図で、このうち
は中央部のN+ドープ層１９、は周囲部（絶
縁ゲート側）のN+ドープ層１８、はP+ドープ
層１７を示している。
て、実線で囲む部分はエート及びソース電極とな
るAl層を示し、一点さ線はポリSi層における
NPN接合を示し、破線で囲まれた部分はポリSi
層へのAl層のコンタクト部分である。第８図は
第７図におけるＡ−A′切断面、第９図は同じく
Ｂ−B′切断面を示す。第１０図は第７図で示し
たダイオードを等価的に示す回路図で、このうち
は中央部のN+ドープ層１９、は周囲部（絶
縁ゲート側）のN+ドープ層１８、はP+ドープ
層１７を示している。
上に述べた複合パワートランジスタにおいて
は、第１図を参照し、MOSFET Ｑのゲートに
（＋）電圧が印加される（オン動作）とき、ソー
スからドレイン（Ｎ基板）にかけてキヤリアが破
線の矢印方向（ID電流は矢印と逆方向）に流れ、
NPNトランジスタにおいてベースＰ層からコレ
クタ（Ｎ基板）にかけてキヤリアが流れ（IC電流
は矢印と逆方向）る。又、−電圧が印加される
（オフ動作）とき、ベース逆方向電流IRBはベー
ス・ソースからポリSiダイオードのPN接合を経
てゲート電極へ流れる。
は、第１図を参照し、MOSFET Ｑのゲートに
（＋）電圧が印加される（オン動作）とき、ソー
スからドレイン（Ｎ基板）にかけてキヤリアが破
線の矢印方向（ID電流は矢印と逆方向）に流れ、
NPNトランジスタにおいてベースＰ層からコレ
クタ（Ｎ基板）にかけてキヤリアが流れ（IC電流
は矢印と逆方向）る。又、−電圧が印加される
（オフ動作）とき、ベース逆方向電流IRBはベー
ス・ソースからポリSiダイオードのPN接合を経
てゲート電極へ流れる。
以上実施例で述べた本発明はN+N型Si基板上
に形成した縦形ＮチヤネルMOSFETを駆動段と
し、その周辺に形成したバイポーラNPNトラン
ジスタを出力段とするとともにポリSiダイオード
をベース・ゲート間に挿入した複合パワートラン
ジスタにおいては、第１図の回路図を対象とする
実施例で説明した理由と同じ理由で、(1) 高速化
ができる、 (2) 低ドライブ電力化ができる、 (3) 大電流化が可能であるとともにさらに下記の
効果有する。
に形成した縦形ＮチヤネルMOSFETを駆動段と
し、その周辺に形成したバイポーラNPNトラン
ジスタを出力段とするとともにポリSiダイオード
をベース・ゲート間に挿入した複合パワートラン
ジスタにおいては、第１図の回路図を対象とする
実施例で説明した理由と同じ理由で、(1) 高速化
ができる、 (2) 低ドライブ電力化ができる、 (3) 大電流化が可能であるとともにさらに下記の
効果有する。
(4) 高耐圧化ができる。駆動段MOSFETを縦形
として構成することにより、出力段バイポーラ
トランジスタと同じ高耐圧基板を共有し高耐圧
化できるとともに大電流化と相いまつて大電力
化パワートランジスタを製造できる。
として構成することにより、出力段バイポーラ
トランジスタと同じ高耐圧基板を共有し高耐圧
化できるとともに大電流化と相いまつて大電力
化パワートランジスタを製造できる。
(5) 製造が容易である。駆動段にポリSiゲート
MOSFETを用い、ポリSiダイオードを採用す
るものであるから、特別なプロセスや新たな工
程を加えることなく製造ができる。ポリSiダイ
オードは又、ゲートの保護ダイオードを兼ねる
ことができる。
MOSFETを用い、ポリSiダイオードを採用す
るものであるから、特別なプロセスや新たな工
程を加えることなく製造ができる。ポリSiダイ
オードは又、ゲートの保護ダイオードを兼ねる
ことができる。
本発明は前記実施例に限定されるものでなく、
これ以外にも下記のように変形例を有する。
これ以外にも下記のように変形例を有する。
(1) 出力段バイポーラトランジスタＴに第２図で
示した転流ダイオード内蔵トランジスタを用い
たものを駆動段MOSFETと同じ半導体基板上
に形成する。
示した転流ダイオード内蔵トランジスタを用い
たものを駆動段MOSFETと同じ半導体基板上
に形成する。
(2) ポリSiダイオードの代りに基板表面に選択拡
散により形成したPN接合ダイオードを用いる
ことも可能である。しかし、この場合、出力段
バイポーラトランジスタのベースと駆動段
MOSFETのゲートの間に寄生トランジスタが
生じるため、寄生トランジスタとしての動作を
起さないように電流増幅率を極めて低くおさえ
る等のその配置、構造に考慮が必要である。
散により形成したPN接合ダイオードを用いる
ことも可能である。しかし、この場合、出力段
バイポーラトランジスタのベースと駆動段
MOSFETのゲートの間に寄生トランジスタが
生じるため、寄生トランジスタとしての動作を
起さないように電流増幅率を極めて低くおさえ
る等のその配置、構造に考慮が必要である。
(3) 半導体基板、拡散層の導電型、拡散層のレイ
アウト、電極のレイアウト等を必要に応じて変
更する。
アウト、電極のレイアウト等を必要に応じて変
更する。
本発明は高速・高耐圧・大電流パワートランジ
スタに主として適用するものであり、例えば、
1200V級の偏向用（キヤラクタデイスプレイ等）
トランジスタやモータドライブ用トランジスタに
応用して極めて有効である。
スタに主として適用するものであり、例えば、
1200V級の偏向用（キヤラクタデイスプレイ等）
トランジスタやモータドライブ用トランジスタに
応用して極めて有効である。
第１図は本発明による複合パワートランジスタ
の原理的構成を示す回路図、第２図は本発明の応
用例を示す一部回路図、第３図及び第４図は本発
明の原理を説明するための回路図、第５図は本発
明による複合パワートランジスタの一実施例を示
す縦断面図、第６図は第５図で示した複合パワー
トランジスタの平面図、第７図は第６図における
ポリSiダイオード部分の拡大平面図、第８図は第
７図におけるＡ−A′切断面図、第９図は第７図
におけるＢ−B′切断面図、第１０図は第７図〜
第９図で示すポリSiダイオードの等価回路図であ
る。 Ｑ……MOSFET、Ｔ……バイポーラトランジ
スタ、Ｄ……ダイオード、１……N+型Si基板、
２……Ｎ型Si層、３……コレクタ電極、４，５，
６，７……Ｐ型ウエル、８，９，１０……N+型
層、１１，１２，１３……Al層、１４，１５，
１６……SiO2膜、１７，１８，１９……ポリSi
層、２０……Al層。
の原理的構成を示す回路図、第２図は本発明の応
用例を示す一部回路図、第３図及び第４図は本発
明の原理を説明するための回路図、第５図は本発
明による複合パワートランジスタの一実施例を示
す縦断面図、第６図は第５図で示した複合パワー
トランジスタの平面図、第７図は第６図における
ポリSiダイオード部分の拡大平面図、第８図は第
７図におけるＡ−A′切断面図、第９図は第７図
におけるＢ−B′切断面図、第１０図は第７図〜
第９図で示すポリSiダイオードの等価回路図であ
る。 Ｑ……MOSFET、Ｔ……バイポーラトランジ
スタ、Ｄ……ダイオード、１……N+型Si基板、
２……Ｎ型Si層、３……コレクタ電極、４，５，
６，７……Ｐ型ウエル、８，９，１０……N+型
層、１１，１２，１３……Al層、１４，１５，
１６……SiO2膜、１７，１８，１９……ポリSi
層、２０……Al層。
Claims (1)
- 【特許請求の範囲】 １ 前段に絶縁ゲート電界効果トランジスタを、
後段にバイポーラトランジスタを有し、前記電界
効果トランジスタのドレインを前記バイポーラト
ランジスタのコレクタに接続するとともに、前記
電界効果トランジスタのソースを前記バイポーラ
トランジスタのベースに接続し、かつ、前記電界
効果トランジスタのゲートと前記バイポーラトラ
ンジスタのベースとの間に、前記バイポーラトラ
ンジスタの逆方向ベース電流を流す方向にダイオ
ードを挿入して成ることを特徴とする複合トラン
ジスタ。 ２ 前記絶縁ゲート電界効果トランジスタ、前記
バイポーラトランジスタおよび前記ダイオード、
ならびにそれらの相互接続配線が一つの半導体基
板上に形成されて成ることを特徴とする特許請求
の範囲第１項記載の複合トランジスタ。 ３ 前記絶縁ゲート電界効果トランジスタのゲー
ト及び前記ダイオードは多結晶半導体層に一体形
成されて成ることを特徴とする特許請求の範囲第
２項記載の複合トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047385A JPS58165374A (ja) | 1982-03-26 | 1982-03-26 | 複合トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047385A JPS58165374A (ja) | 1982-03-26 | 1982-03-26 | 複合トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165374A JPS58165374A (ja) | 1983-09-30 |
| JPH0366816B2 true JPH0366816B2 (ja) | 1991-10-18 |
Family
ID=12773631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57047385A Granted JPS58165374A (ja) | 1982-03-26 | 1982-03-26 | 複合トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7412191B2 (en) | 2001-01-31 | 2008-08-12 | Ricoh Company, Ltd. | Toner container and image forming apparatus using the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2524710B1 (fr) * | 1982-04-01 | 1986-03-14 | Gen Electric | Dispositif de commutation a semi-conducteur |
| US4783694A (en) * | 1984-03-16 | 1988-11-08 | Motorola Inc. | Integrated bipolar-MOS semiconductor device with common collector and drain |
| EP0176753A1 (de) * | 1984-09-27 | 1986-04-09 | Siemens Aktiengesellschaft | Darlington-Schaltung mit einem Feldeffekttransistor und einen bipolaren Ausgangstransistor |
| JP2710249B2 (ja) * | 1986-06-12 | 1998-02-10 | 富士電機株式会社 | スイッチング用半導体装置 |
| EP0683521B1 (en) * | 1994-05-19 | 2002-08-14 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power integrated circuit ("PIC") structure, and manufacturing process thereof |
| JP5465211B2 (ja) * | 2011-05-23 | 2014-04-09 | リンナイ株式会社 | ガス遮断弁およびモータ安全弁 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202667A (ja) * | 1983-05-02 | 1984-11-16 | Hitachi Ltd | 高速スイツチング装置 |
-
1982
- 1982-03-26 JP JP57047385A patent/JPS58165374A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7412191B2 (en) | 2001-01-31 | 2008-08-12 | Ricoh Company, Ltd. | Toner container and image forming apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165374A (ja) | 1983-09-30 |
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