JPH0355617A - 半導体回路 - Google Patents

半導体回路

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JPH0355617A
JPH0355617A JP19174689A JP19174689A JPH0355617A JP H0355617 A JPH0355617 A JP H0355617A JP 19174689 A JP19174689 A JP 19174689A JP 19174689 A JP19174689 A JP 19174689A JP H0355617 A JPH0355617 A JP H0355617A
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JP
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power supply
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gnd
signals
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Takao Jinriyou
神凉　隆男
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に出力バッフ−アー
回路に関する． 〔従来の技術〕 従来、この種の出力バッファ一回路は第３図に示される
様に共通の電源１，Ｇｎｄ２に接続され、入力信号３，
４，５，８を出力バッファ１２，１３，１４．１５を通
して出力端子８，９，１０，１１に出力されていた． 〔発明が解決しようとする課題〕 上述した従来の出力バッファ回路は共通の電源，Ｇｎｄ
に接続されているので同時に多数の出カバッファ回路の
出力信号が変化すると通常、電源，Ｇｎｄに大電流が一
時的に流れる．ＣＭＯＳ回路を使用した出力バッファ回
路では出力信号の変化時、貢通電流として大電流が流れ
電源，Ｇｎｄの電位が変化し第４図に示されたノイズ２
１が発生する場合がある． 従って出力バッファ回路が同時に変化する数が増加した
場合や高速化するとノイズ２ｌが顕著になり、ノイズを
含んだ信号を供給された装置が誤動作するという欠点が
ある． 〔課題を解決するための手段〕 本発明の半導体集積回路は複数の出力変化タイミングと
共通の電源，Ｇｎｄを有する出力バッファ群において一
方の出力変化タイミング時に他の出力端子を電源．Ｇｎ
ｄより分離する手段を有している． 〔実施例〕 次に、本発明について図面を参照して説明する．第１図
は本発明の一実施例の出力回路である。出カバッファ１
２，１３，１４．１５は電源１，Ｇｎｄ２に接続され、
出力バッファ１２，１３．１４に各々第１の入力信号３
，４．５が入力されている．又出力バッファｌ５に第２
の入力信号６が入力され、かつ出力バッファ１５の出力
はＰチャンネルＭＯＳ｝ランジスタ１７とＮチャンネル
ＭＯＳ｝ランジスタ１８を通して出力端子１１に接続さ
れている．又第３の入力信号７はＰチャンネルＭＯＳ｝
ランジスタ１７，インバータ１６に入力されている． 第１図の入出力波形図である第２図を参照し説明する．
第１の入力信号３，４．５が変化する事により出力端子
８，９．１０が同時に変化する。
第３の入力信号７は出力端子８，９．１０の出力が変化
する期間ＮチャンネルＭＯＳ｝ランジスタ１８，Ｐチャ
ンネルＭＯＳ｝ランジスタ１７をＯＦＦさせる．、従っ
て同一電源，Ｇｎｄに接続された出力バッファ１２，１
３．１４の出力信号が同時に変化する期間、出力バッフ
ァｌ５の出力は出力端子１１と切離される。従って電源
，Ｇｎｄを通して出力バッファ１２，１３．１４の出力
変化時発生するノイズ信号が出力端子１ｌから出力され
る事が防止される． 第５図は本発明の他の実施例の出力回路図である。出力
バッファ１２，１３，１４は電源ｌ，Ｇｎｄ２に接続さ
れ各々第１の入力信号３，４，５が入力され、出力端子
８．，９．１０に接続されている．第２の入力信号６は
ＰチャンネルＭＯＳトランジスタ１７．１９とＮチャン
ネルＭＯＳ｝ランジスタ１８．１９で構威されたクロッ
クドインバータ型式の出力バ，ファに入力されている。
第３の入力信号７はＰチャンネルＭＯＳ｝ランジスタ１
７，インバータ１６に入力されている。
従って実施例１と同様に第３の入力信号７は出力端子８
，９．１０の出力信号が変化する期間ＮチャンネルＭＯ
Ｓ｝ランジスタ１８，ＰチャンネルＭＯＳ｝ランジスタ
１７をＯＦ’Ｆさせる。ＮチャンネルＭＯＳ｝ランジス
タ８とＰチャンネルＭＯＳ｝ランジスタ１７をＯＦＦさ
せる事によりノイズ信号を防止するのは実施例１と同様
である。
〔発明の効果〕
以上説明したように本発明は他の出力バッファの出力信
号が変化する期間出力端子を共通の電源，．Ｇｎｄより
分離する事によりノイズ信号が出力端子から出力される
事が防止され、外部装置の誤動作が防止される。
【図面の簡単な説明】
第１図は本発明の第１実施例の出力回路図、第２図は第
１図の入出力波形図、第３図は従来の出力回路図、第４
図は第３図の出力波形図、第５図は第２実施例の出力回
路図である． ｌ・・・・・・電源、２・・・・・・Ｇｎｄ，３，４．
５・・・・・・第１の入力信号、６・・・・・・第２の
入力信号、７・・・・・・第３の入力信号、８，９，１
０．１１・・・・・・出力端子、１２，１３，１４．１
５・・・・・・出力ハッファ、１６・・・・・・インバ
ータ．１７，１９・・・・・・ＰチャンネルＭＯＳトラ
ンジスタ、 １８， ２０・・・・・・ＮチャンネルＭＯ Ｓトランジスタ、 ２１・・・・・・ノイズ。

Claims (1)

    【特許請求の範囲】
  1. 　複数の出力変化タイミングを持ちかつ共通の電源に接
    続された出力バッファ群において、一方の出力変化タイ
    ミング時に他の出力端子を電源より分離する事を特長と
    する半導体回路。
JP1191746A 1989-07-24 1989-07-24 半導体回路 Expired - Lifetime JP3018351B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016112780A1 (zh) * 2015-01-13 2016-07-21 深圳信炜科技有限公司 多芯片封装结构以及电子设备

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* Cited by examiner, † Cited by third party
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WO2016112780A1 (zh) * 2015-01-13 2016-07-21 深圳信炜科技有限公司 多芯片封装结构以及电子设备

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