JPH0355656A - スピン・ロック制御方式 - Google Patents
スピン・ロック制御方式Info
- Publication number
- JPH0355656A JPH0355656A JP19172389A JP19172389A JPH0355656A JP H0355656 A JPH0355656 A JP H0355656A JP 19172389 A JP19172389 A JP 19172389A JP 19172389 A JP19172389 A JP 19172389A JP H0355656 A JPH0355656 A JP H0355656A
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- JP
- Japan
- Prior art keywords
- lock
- time
- cpus
- cpu
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスピン・ロック制御方式に関し、特にロック要
求時刻の記憶を行って最も早くロック要求を行ったＣＰ
Ｕを優先して走行させることにより、ロック待に基づ＜
ｃｐｕの沈み込みを防止しようとするスピン・ロック制
御方式に関する。
求時刻の記憶を行って最も早くロック要求を行ったＣＰ
Ｕを優先して走行させることにより、ロック待に基づ＜
ｃｐｕの沈み込みを防止しようとするスピン・ロック制
御方式に関する。
従来のスピン・ロック方式では、ハードウェア命令を用
いて資源に対応するロックフィールドにロックを行い、
失敗したときは再びロックを試みるという方式であった
。そのため、複数ＣＰＵが同一資源に対してロック待の
スビンループを行っている場合、ロックが解除されたと
きにいずれのＣＰＵが次にロック成功となるかは、一意
的に決まらなかった． 〔発明が解決しようとする課題〕 上述した従来のスピン・ロック方式においては、ロック
の順序は一意的に決まらなかつｋので、同一ロック単位
のクリティカルセクションが頻繁に実行され、各ＣＰＵ
でのロック待が多くなると、ロック成功となることので
きないＣＰＵが発生し、ＣＰＵの沈み込みが起こるとい
う可能性があった． 〔課題を解決するための手段〕 本発明のスピン・ロック制御方式は、少なくとも３台の
ＣＰＵを持つマルチプロセッサ横或で、スピン・ロック
により資源のロックを行うクリティカルセクションを有
する電子計算機システムにおいて、ロックする処理とし
てロック要求時刻を記憶する処理と記憶した時刻が池Ｃ
ＰＵと比較して最も小さくなるまで待つ処理とを行うこ
とにより、ＣＰＵのロック順序を時間によりシリアル化
して構戒される。
いて資源に対応するロックフィールドにロックを行い、
失敗したときは再びロックを試みるという方式であった
。そのため、複数ＣＰＵが同一資源に対してロック待の
スビンループを行っている場合、ロックが解除されたと
きにいずれのＣＰＵが次にロック成功となるかは、一意
的に決まらなかった． 〔発明が解決しようとする課題〕 上述した従来のスピン・ロック方式においては、ロック
の順序は一意的に決まらなかつｋので、同一ロック単位
のクリティカルセクションが頻繁に実行され、各ＣＰＵ
でのロック待が多くなると、ロック成功となることので
きないＣＰＵが発生し、ＣＰＵの沈み込みが起こるとい
う可能性があった． 〔課題を解決するための手段〕 本発明のスピン・ロック制御方式は、少なくとも３台の
ＣＰＵを持つマルチプロセッサ横或で、スピン・ロック
により資源のロックを行うクリティカルセクションを有
する電子計算機システムにおいて、ロックする処理とし
てロック要求時刻を記憶する処理と記憶した時刻が池Ｃ
ＰＵと比較して最も小さくなるまで待つ処理とを行うこ
とにより、ＣＰＵのロック順序を時間によりシリアル化
して構戒される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
り、主記憶装置１と４台のＣＰＵ２〜５より構成され゛
ζいる。第２図はロック関連情報を示す説明図であり、
２１はクリティカルセクションで使用される資源であり
、２２は資源２１に対応するロック要求時刻記憶テーブ
ルである。また、第３図はロック要求時刻記憶テーブル
の内容を示す説明図で、３１〜３４はそれぞれ主記憶装
置２〜５に対応する時刻記憶フィールドである。第４図
は本実施例でのロック処理を示す流れ図で、時刻記憶処
理４１とロック待処理４２からなる。第５図はロック解
除処理を示す流れ図である。
り、主記憶装置１と４台のＣＰＵ２〜５より構成され゛
ζいる。第２図はロック関連情報を示す説明図であり、
２１はクリティカルセクションで使用される資源であり
、２２は資源２１に対応するロック要求時刻記憶テーブ
ルである。また、第３図はロック要求時刻記憶テーブル
の内容を示す説明図で、３１〜３４はそれぞれ主記憶装
置２〜５に対応する時刻記憶フィールドである。第４図
は本実施例でのロック処理を示す流れ図で、時刻記憶処
理４１とロック待処理４２からなる。第５図はロック解
除処理を示す流れ図である。
以上の図を用いて本実施例でのスピン・ロック方式を説
明する。
明する。
ロック要求時刻記憶テーブル２２の各フィールドの初期
値は最大値となっている。
値は最大値となっている。
先ず、ロック時の時刻記憶処理４１ではロック要求時刻
記憶テーブル２２の、クリティカルセクションが走行し
ているＣＰＵに対応するフィールドに現在時刻を格納す
る。次に、ロック待処理４２でロック要求時刻記憶テー
ブル２２の全フィールドが調べられ、自ＣＰＵの記憶時
刻が最も小さければそのＣＰＵは待処理をやめてロック
成功と意識し、クリティカルセクションの実行を始める
。
記憶テーブル２２の、クリティカルセクションが走行し
ているＣＰＵに対応するフィールドに現在時刻を格納す
る。次に、ロック待処理４２でロック要求時刻記憶テー
ブル２２の全フィールドが調べられ、自ＣＰＵの記憶時
刻が最も小さければそのＣＰＵは待処理をやめてロック
成功と意識し、クリティカルセクションの実行を始める
。
ここで、自ＣＰＵの時刻より小さいものがあれば他ＣＰ
Ｕがロック中であると意識し、自ＣＰＵの記憶時刻が最
、も小さくなるまで、フィールドを参照しながら待ルー
プする。
Ｕがロック中であると意識し、自ＣＰＵの記憶時刻が最
、も小さくなるまで、フィールドを参照しながら待ルー
プする。
ロック解除処理５１では自ＣＰＵに対応するフィールド
の値を最大値にする。最大値にすることにより今まで最
も小さかったフィールドの値が最大となるので、その他
のＣＰＵのうち時刻の最も小さいものがロック成功とな
る。
の値を最大値にする。最大値にすることにより今まで最
も小さかったフィールドの値が最大となるので、その他
のＣＰＵのうち時刻の最も小さいものがロック成功とな
る。
以上説明したように本発明におけるスピン・ロック制御
方式においては、ロック順序を時間によりシリアル制御
することが可能なため、従来技術に示したような、ロッ
クの順序が一意に決まらないためロック或功となること
のできないＣＰＵが発生し、ＣＰＵの沈み込み発生の防
止ができるという効果がある。
方式においては、ロック順序を時間によりシリアル制御
することが可能なため、従来技術に示したような、ロッ
クの順序が一意に決まらないためロック或功となること
のできないＣＰＵが発生し、ＣＰＵの沈み込み発生の防
止ができるという効果がある。
第１図は本発明で使用される電子計算機システムの一実
施例の楕戒を示すブロック図、第２図はロック関連の情
報を示す説明図、第３図はロック要求時刻記憶テーブル
の構成を示す説明図、第４図はロック処理を示す流れ図
、第５図はロック解除処理を示す流れ図。 １・・・主記憶装置、２〜５・・・ＣＰＵ、２１・・・
資源、２２・・・ロック要求時刻記憶テーブル、３１〜
３４・・・時刻記憶フィールド。
施例の楕戒を示すブロック図、第２図はロック関連の情
報を示す説明図、第３図はロック要求時刻記憶テーブル
の構成を示す説明図、第４図はロック処理を示す流れ図
、第５図はロック解除処理を示す流れ図。 １・・・主記憶装置、２〜５・・・ＣＰＵ、２１・・・
資源、２２・・・ロック要求時刻記憶テーブル、３１〜
３４・・・時刻記憶フィールド。
Claims (1)
- 少なくとも３台のＣＰＵを持つマルチプロセッサ構成
で、スピン・ロックにより資源のロックを行うクリティ
カルセクションを有する電子計算機システムにおいて、
ロックする処理としてロック要求時刻を記憶する処理と
記憶した時刻が他ＣＰＵと比較して最も小さくなるまで
待つ処理とを行うことにより、ＣＰＵのロック順序を時
間によりシリアル化して成ることを特徴とするスピン・
ロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19172389A JPH0355656A (ja) | 1989-07-24 | 1989-07-24 | スピン・ロック制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19172389A JPH0355656A (ja) | 1989-07-24 | 1989-07-24 | スピン・ロック制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355656A true JPH0355656A (ja) | 1991-03-11 |
Family
ID=16279415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19172389A Pending JPH0355656A (ja) | 1989-07-24 | 1989-07-24 | スピン・ロック制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129024A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | データ処理システム及びデータ処理方法 |
-
1989
- 1989-07-24 JP JP19172389A patent/JPH0355656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129024A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | データ処理システム及びデータ処理方法 |
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