JPH0355880B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、接続点からの信号を分配及び／又は
抽出するための装置に関する。

適用範囲は共通ライン上の時分割マルチプレツ
クスにおける多量のセンサー情報の質問及び変換
並びに同ライン上のポテントへの情報の伝送を含
む。ライン信号路の接続及び分岐（tapping）の
形式で適切に組合せることにより自己発生（self
generating）結合回路の多次元的構造を形成する
ことができる。

従来技術及びその課題 従来技術において、種々のタイムマルチプレツ
クスが公知である。西ドイツ国特許第1240446号
は、第１のものが次のものをトリガする複数個の
連続的に接続された単安定マルチバイブレータを
含む装置を開示している。抵抗性あるいは容量性
のセンサー時期を制御する構成要素の中にあり、
前記期間中、マルチバイブレータはトリガ信号を
受信して、作動状態になる。マルチバイブレーシ
ヨンが休止位置に復帰すると、次のマルチバイブ
レータがトリガーされる。

マルチバイブレータの使用を含む今まで公知の
システムは、複数個のマルチバイブレータが、共
通信号及び電力供給ラインの負荷となり、マルチ
バイブレータの各々の１つのトランジスタは伝導
状態にあり、消費電力が大きいという欠点を有し
ている。ライン上の負荷の増加に従つて、共通ラ
イン上に発生する短絡電流パルスの形での検出及
び伝送が困難になる。大きな弱点は、ライン上の
過渡現象によりあるいはセンサーにより、誤つて
トリガが解放され、これが別のマルチバイブレー
タ焼損（firing）せしめることである。

従つて、本発明の目的は前記の欠点を克服する
ことであり、そして本発明の特徴は下記の説明か
ら明らかになるであろう。

実施例 第１図において、スイツチ素子１及び遅延回路
２がカスケード接続で接続されている。共通回路
は、ワイヤ８及び８′並びに電流源１０によつて
構成されている。原則的にはこのカスケード接続
は、異なる種類の特性的な入力及び出力を有する
遅延ラインを形成する。第１図に示した如く、こ
れ等は静的あるいは動的と考えられる。制御入力
３は電圧レベルV₀からV₁への変化の際、あるい
はこの逆のとき、遅延ラインを作動せしめるよう
設けられている。このようにして、所定のシーケ
ンスに従つて、どのスイツチが開き、そしてどの
スイツチが閉じるかが決定される。それぞれ１個
のスイツチS₁あるいはS₂が他のスイツチが閉じる
前に開く、短い移転期間中に、回路８，８′は閉
じられる。

実質的に遅延回路２によつて決定される遅延
後、同じ手順が繰返され、従つて１回に１個のス
イツチ素子１のみが共通回路へ接続される。また
シーケンスにおいて作動されるべきスイツチ素子
の数は、作動入力３によつて制御される。

遅延回路２は、その時定数に影響を与える制御
入力６を備えている。出力５からの動的に伝送出
力はスイツチ素子１が短期間回路を閉じるとき、
共通回路８へ接続されたセンサー要素９からの短
絡パルスの形で提供される。パルス間のインター
パル△ｔは、中間遅延回路２における時定数に正
比例する。

出力４は、遅延ラインの最終スイツチ素子の出
力を表わしている。出力５は、センサー要素９に
よつて共通回路へ接続されたすべてのスイツチ要
素からの電流パルスを記録することができる。出
力は、例えば第１図に示された如く位置づけされ
たセンサー要素９．１及び９．２により部分的な
記録の形の出力５．１及び５．２として得ること
もできる。

全ライン上のすべてのスイツチ素子における状
態変化を行なうために消費される時間Ｔは、個々
の遅延時間△ｔの合計に等しい。

図示された出力７の各々は、スイツチ素子１の
各々からの静的出力である。このレベルは１つの
状態変化毎にV₀とV₁との間を変化する。出力７
は、前記スイツチ素子の構造によつて、スイツチ
素子の入力と同位相あるいは逆位相になる。

第２図においては、第１図の装置がブロツク形
式で示されており、入力及び出力のみが示されて
いる。

第３ａ図は、いくつかの簡単な他のスイツチ素
子が示されており、１は共通ライン及びスイツチ
素子の入力並びに出力を有するそのワイヤを備え
たスイツチ素子を示す。１．１は、非反転
（noninverting）を達成する２つの連続接続され
た反転素子より成るスイツチ素子の簡単な接結を
示している。１．３は上述と同じ主たる特徴を有
している主として機械的なスイツチ素子を図示し
ている。

第３ｂ図において、スイツチ素子は、半導体、
例えばCMOSトランジスタより成る、スイツチ
の制御はスイツチ素子の入力における状態変化に
よつて行なわれる。例えばスイツチS₁がＰチヤン
ネルでトランジスタであり、そしてS₂がｎチヤン
ネルトランジスタであるとき、V₁よりもV₀に近
いスイツチの共通制御入力３によつて、第１のス
イツチS₁は開き、第２のスイツチS₂は閉じるある
いはこの逆である。第８図及び第９図に示された
如く伝送相（transfer phase）では双方は伝導状
態である。

第３ｃ図は、機械的なスイツチを含む装置を示
しており、入力３はスイツチS₁及びS₂の状態変化
を制御する。遅延回路は、主として抵抗Ｒ及びコ
ンデンサＣよりなり、これ等は可変であり、且つ
遅延時間△ｔに影響を与えるための種々のセンサ
ー要素を含むことができる。入力６には、他の回
路素子、センサー、他の遅延ラインからのフイー
ドバツク等からの時定数を変化せしめるため外部
からの信号を加えることができる。

第４図のブロツク線図は遅延ラインの一例を示
し、この遅延ラインは、例えば、センサー要素の
形で遅延回路を制御するように、遅延ライン３．
１−３．４及び６．１−６．４を作動するため
に、それぞれの入力に接続されている。出力５．
１−５．４は電流パルスの形で別のラインの時間
インターバルを表わしている。

出力７．１及び７．２は、予定の時間インター
バル後、更にラインを作動する分岐ラインを示し
ている。更に出力７．４の近くの分岐ライン上
の出力が、ライン上の伝幡時間にどのように影
響を与えるかを示している。

影響の程度は入力３．４及び出力７．４上の状
態変化の間の遅延時間によつて影響される。出力
７．４はライン上の入力６．１を経て遅延要素
に影響を与える。信号S′は例えば出力７．１−
７．４がＧで示されたゲートによつて検出された
ある状態を表わす。

図において加算（Summing）回路Ａは、入力
５．１−５．４を有しているのが示されており、
これ等は、それぞれラインの出力へ接続されるこ
とができる。時間インターバルの和並びに時間の
相互分布は加算回路の出力Ｂによつて表わされ
る。加算回路Ａの出力Ｂにおける個々のライン信
号間をより容易にするため個々の入力５．１−
５．４は異なるレベル及び／又は極性を有するこ
とができる。

第５図は、前記遅延ラインの２次元的構造を示
しており、入力A′上の主ラインはそれぞれそ
れ等の出力７．１−７．４からの分岐ライン−
を作動する。表面Ｆ上にはセンサーRsが設け
られており、そして分岐遅延ライン−の遅延
回路の遅延時間△ｔに影響を与える。ライン−
により出力５．０−５．４へ接続されている加
算回路Ｓにおいて加算されると、パルスパターン
B′は個々のセンサーの測定パラメータの特性値
となる。また振幅の差によりライン間の区別を更
に達成することが可能である。

第６図は、コンデンサセンサを有するレベル測
定装置を表わしている１次元的構造の実施例を示
している。１つレベルあるいは複数のレベルは、
異なる誘電定数を有するいくつかの媒体の層形成
（layer formation）に問題があれば、アース基
準（ground referece）JRとセンサー要素C₁，C₂
との間の容易変化によつて記録可能であり、そし
てR₁，R₂及びR₃は、それぞれC₁，C₂及びC₃と一
緒に遅延要素を構成する受動要素の抵抗であり、
そして測定される媒体１５の性質によつて、測定
される媒体と直接接触するか、あるいは絶縁材料
１４によつて媒体から分離される。

スイツチ素子B₁−B₄は電流センサー９及び電
流源１０を経て共通回路８に接続されている。信
号処理電子装置１１は、ライン入力３上の状態変
化で質問を開始し、そしてすべての要素C₁，C₂
及びC₃が質問を受けたとき、最後のスイツチ素
子B₄から出力４上に信号を受取る。線図１３に
示された如く時間インターバル△t₁，△t₂及び△
t₃より成る、電流センサー９からの電流パルスは
電子装置１１により処理され、そして適切な形
式、即ち任意の表示あるいは図表で示される。

第７図は、例えば水分、温度、PH値あるいはこ
れ等のパラメータの組合せの差を記録するため、
媒体、例えば土の種々の状態を査定する遅延ライ
ンを示しており、適切な要素６₁−６ｎが前記
土に位置づけされそしてラインの入力へ接続さ
れる。

第８図は、スイツチ素子の入力３の状態が変化
するときの伝送相であり、即ち双方のスイツチが
導電状態であり、そしてスイツチを通る電流は
その最大値に達すことを示している。この最大値
は図に示された如く領域において生ずる。

第９図において共通媒体上の電流パルスＢとス
イツチ素子の制御入力上の電圧レベルVin１−４
との間の関係が、実施例によつて示されている。
本文では関連する遅延回路を有する４つのスイツ
チ素子を含む１つの実施例が考えられている。図
示した実施例におけるスイツチ素子は非反転型
（non−inverting）である。

第１０図は、遅延回路の種々の装置を例示して
いる。２．１はセンサー要素としてのコンデンサ
Ｃがどのようにスイツチ素子の入力及び出力の間
に接続されるかを例示している。

第１１図において、遅延ラインがフイードバツ
クを有するのが示されており、そして図示された
実施例においては最後の制御信号７．４の出力に
おける状態変化のとき、自己再活性化
（reactivating）可能であり、そしてまた図示さ
れた実施例における入力６．１−６．４及びゲー
トＧを経て例えばセンサーにより決定された時間
シーケンス内に生ずる有効制御信号７．１−７．
４は信号プロセツサＰから信号ラインによつてフ
イードバツク機能を制御する反転「ANDゲート」
を含み、前記信号プロセツサＰはまたライン出力
５からの電流パルスを処理する。また典型的なパ
ルスダイアグラムが示されている。

第１２ａ−ｄ図において、電流源１０と直列に
接続された、共通の導体８上の動的パルス列
（dynamic pulse train）のための種々の検出シ
ステムが示されている。第１２図は、出力５上の
抵抗Ｒを経て電圧降下としての電流パルスの記録
を示している。第１２ｂ図は、回路８への容量接
続の形で電流パルスの記録を示している。第１２
ｃ図及び第１２ｄ図は、回路における電流パルス
を記録するための種々の変圧器接続を示してい
る。

本発明に従うと、殆んど無数のセンサーを共通
ラインに大きな負荷を与えることなく、接続する
ことが可能になる。これは休止（rest）の状態に
おいては、すべてのセンサー及び可能な遅延ライ
ンは上記ラインから接続を外されることによる。
ライン活性化されると、これは出発点を形成する
端部点から制御される。結果として、ラインは、
短い時間のみ、そして一時に１つの要素によつて
のみ負荷され、これに対して、センサー又はその
部分は入力からの制御信号が変わらないものであ
るとの条件下に次の負荷の遅延時間△ｔを決定す
る。この方法においては、ラインインピーダンス
はほぼ一定に保たれており、即ち、上記ラインに
含まれたセンサー又は要素の数によつて少ししか
影響を受けないか、全く影響を受けない。

マルチパイブレータを使用する公知のシステム
と対照的に、本発明はその特定の構造及び動作様
式により温度及び電圧によつて殆んど影響されず
そして一時的パルス又は寄生パルス（parasitic
pulses）によつて影響されない。これは主回路
８，８′が能動構成部品によつて負荷され、受動
構成部品が遅延時間△ｔを決定するという事実に
主としてよるものである。従つて、構成部品の数
を最小にすることができる。

本発明の他の特徴は、センサー又は純粋な遅延
回路又はかかる構成部品の組合せを有するライン
を、自己発生組合回路（selfgenerating
combinatorial circuits）の多次元的構造として
使用することができることである。このラインは
ラインを制御する種々の異なつた入力及び下記の
とおりの他のライン又はシステムを制御する出力
とのカツプリング手段であると考えることができ
る。

かくして本装置は、通常それを横切つて１個又
は複数のスイツチ素子が並列に接続されている電
源を具備する。スイツチ素子は、この場合も、直
列に接続された二つのスイツチから成り、そして
休止状態において１つは開いており、他方は閉じ
ている。

これは回路が常に開いていることを意味する。
遅延回路は別々のスイツチ素子に接続され、第１
の素子の出力は次の素子等の入力に接続される。
第１のスイツチ素子が活性化されると、スイツチ
の１つ、即ち開いているスイツチは閉じているス
イツチが開く少し前に閉じる（メークビフオアブ
レーク）。

短い接続時間の電流パルスは、それが“短絡回
路”により負荷されるとき主回路上に記録され、
電流は主電流源と直列であるスイツチの固有の抵
抗により制限される。

遅延回路により決定された遅延の後、同じこと
が要素等に関して行なわれる。

遅延回路はセンサー等のみから又は部分的にセ
ンサー等から成る任意の遅延回路で構成すること
ができる。スイツチ素子を共通ラインを介して電
流源と接続することが好ましい。一般にこれは遅
延ラインを構成する。

個々のスイツチ素子におけるスイツチ状態を考
える信号伝幡のシーケンスはスイツチ素子間の遅
延回路により決定される。

信号伝幡の速度は個々の遅延回路と共に変る。
これはいかなる時も、全遅延がラインにおけるす
べての単一遅延要素の総和により決定されること
を意味する。

信号伝幡の範囲、即ち、それらのスイツチ状態
を変えるための要素の数は、第１のスイツチ素子
に対する制御信号によつて決定される。もしスイ
ツチ素子が、すべての素子が状態を変える前にそ
の元の状態に復帰するならば、状態を変えたこれ
らの素子はその元の状態に戻る。このようにして
遅延ラインの範囲及び方向は制御される。

上記説明から、時分割マルチプレツクスにおけ
る比較的大きい数の測定点から測定データを抽出
することがいかにして可能であるかがわかるであ
ろう。ライン上の異なつた点における電流パルス
を記録することによつて、上記パルスは時間にお
けるライン範囲に対する動的出力の形態にある部
分情報として使用することができる。

ラインは、入力及び出力を有するカツプリング
素子と考えることができる。入力は本質的に上記
した通りである。制御信号は開始時点及び信号伝
幡の範囲を決定する。別々のスイツチ素子間の遅
延に直接影響する入力は、伝幡の速度に影響を与
える。容量性、誘導性又は抵抗性要素又はその組
合せで検出を行なうことができ、入力信号は、例
えば、電圧又は電流レベルである。

出力信号は二つの主グループで起こる。より動
的な出力は、ラインからの異なつた位置において
分岐され、又は主ラインからのスイツチ素子の分
岐の１つもしくはいくつかにおいて分岐される。
より静的な出力は、スイツチ素子の中心部分によ
り表わされ、これは主としてゼロと主ライン上の
電圧との間で変わる。これはラインの最後の要
素、即ち、全ラインが掃引され（swept）そして
すべてのスイツチ素子が状態を変えたときにも当
てはまる。

ライン上の信号は、情報を集めること及び伝え
ることが可能であるので二路（two−way）であ
ることができる。

本発明の一態様によると、多数の測定点を査定
すること、多次元的構造を生じるように、いくつ
かのラインからの入力及び出力を組合せることが
可能である。

組合せの可能性は、特定の幾何学的グループに
おけるセンサーのいくつかが他のグループの査定
パターンに影響する態様においても存在する。セ
ンサーの査定シーケンスも、第４図、６図及び７
図に示された如き特徴的時間シーケンスで実行さ
れる。

他の可能な用途として、下記のものが挙げられ
る。中心位置（central position）から監視され
るように適当なセンサー要素が端部分に位置する
構造の連続的監視。

他の用途はアラーム位置を指摘する保全監視
（security supervision）である。使用されるセン
サーシステムは、圧力、温度、音響、光線の変化
又は簡単には接点の閉又は開を記録する。

適用分野によつて、信号処理は信号情報を所望
の種類の表示に処理し、アラーム規準を検出しそ
して動作を制御する信号処理装置を必要とする。

【図面の簡単な説明】

第１図は、本発明−実施例に従う装置の概略的
な例である。第２図は、第１図の装置のブロツク
線図である。第３ａ図は、スイツチ素子の一例を
示し、第３ｂ図及び第３ｃ図は、スイツチ素子の
組合せ並びに遅延回路を示している。第４図は、
複数の分岐（branch）を備えた遅延ラインのこ
れに限定しないプロツク線図であり、そして典型
的な入力及び出力の組合せを例示している。第５
図は、構成部材、例えばビームあるいはプレート
における温度勾配あるいは機械的応力を測定する
のに使用される遅延ラインの実施態様を例示して
いる。第６図は、レベル指示器として使用される
本発明による遅延ラインを例示している。第７図
は、媒体内の温度／温度勾配を記録するための類
似の装置を例示している。第８図は、前記切換え
要素上の制御信号の機能としての切換え要素を流
れる電流を示す線図である。第９図は、遅延ライ
ンの種々の要素に関連するパルスシーケンスの典
型的な例示である。第１０図は、実質的には第１
図に示されたと同じであるが、例示された受動要
素を有する遅延ラインを示している。第１１図
は、フイードバツクを有する遅延ラインの変更例
を示している。第１２ａ−ｄ図は、いくつかの電
流検出装置を例示している。 １……スイツチ素子、２……遅延回路、３……
制御入力、９……センサー要素、１０……電流
源、１１……信号処理電子装置。

Claims (1)

1. 【特許請求の範囲】 １ 接続点からの信号を分配及び／又は抽出する
   ための装置において、 (a) 上記接続点への電源供給ラインを備えた２本
   のワイヤを有する共通伝達媒体と、 (b) 複数個の接続点であつて、 該複数個の接続点の各々が、直列に接続され
   た別個の第１及び第２のスイツチを有するスイ
   ツチ素子を備えており、 上記直列のスイツチの接続が、上記２本のワ
   イヤに連結されており、 該スイツチ要素の各々が、 制御入力信号が制御入力に提供されないと
   き、該第１のスイツチは閉であり該第２のスイ
   ツチは開であり、あるいは該第１のスイツチは
   開であり第２のスイツチは閉であり、制御入力
   が提供されたとき、他方のスイツチが開く前に
   開いている一方のスイツチを閉じるメイクビフ
   オアブレイク方式で該第１及び第２のスイツチ
   を制御する、該電源供給ラインの間の制御入力
   を有し、 これによつて、メイクビフオアブレイク接点
   期間を規定し、 該スイツチ要素の各々が、該第１及び第２の
   スイツチの直列接続点に出力を有する 複数個の接続点と、 (c) 分配又は抽出する信号を表すパラメータに応
   答し、上記パラメータに従つて可変遅延回路の
   遅延を変化せしめるようになつている遅延変更
   手段に接続された制御入力を有する可変遅延回
   路であつて、 該スイツチ要素の各々の出力を次のスイツチ
   要素の入力に接続して、カスケード接続を形成
   して、 これによつて、第１のスイツチ要素に供給さ
   れるパルスが、直列の電流パルスを生成し、 該パルスの各々が、上記メイクビフオアブレ
   イク接点期間の長さに応答し、該可変遅延回路
   を制御するパラメータの値を表すパルスの間の
   遅延を有する該共通伝送媒体上の短絡回路パル
   スを有する 可変遅延回路と、 (d) 該共通伝送媒体に接続され、該接続点によつ
   て伝送された信号を集める出力センサー手段と を具備することを特徴とする接続点からの信号を
   分配及び／又は抽出するための装置。 ２ 該共通伝送媒体が該スイツチの切り替えが行
   われる短い時間のみ閉じられ、該スイツチ素子の
   数には無関係であり、一度に１つの該スイツチ素
   子が作動ように、該メイクビフオアブレイク接点
   期間が十分に短い特許請求の範囲第１項記載の装
   置。 ３ 該第１のスイツチ素子を動作させるための制
   御入力にパルスを供給する手段を含み、スイツチ
   のシーケンス及び変化が、中間可変遅延回路を介
   して、前のスイツチ素子から各々のスイツチ素子
   の連続的な作動にわたつて実行され、該第１のス
   イツチ素子が上記制御入力により作動せしめられ
   る特許請求の範囲第１項記載の装置。 ４ 該共通伝送媒体及び該スイツチ素子が、２方
   向信号伝送ラインを形成する特許請求の範囲第１
   項記載の装置。 ５ 該スイツチ素子が半導体を備えている特許請
   求の範囲第１項記載の装置。 ６ 該スイツチ素子が機械的なスイツチを備えて
   いる特許請求の範囲第１項記載の装置。 ７ 所定の数のスイツチ素子が、中間遅延回路に
   よつて接続されて、遅延ラインを形成して、該遅
   延ラインがカツプリング素子として作用する特許
   請求の範囲第１項記載の装置。 ８ 該カツプリング素子が、静的及び動的特性を
   有する入力及び出力を備えており、更に、これに
   接続された他のカツプリング素子を含み、多次元
   的回路を形成している特許請求の範囲第７項記載
   の装置。 ９ 信号抽出及び分配が、該第１のカツプリング
   要素の入力によつて時間及び方向の双方において
   制御される特許請求の範囲第８項記載の装置。 １０ 複数個の出力センサーが設けられており、
   該出力センサーが変圧器を有し、該出力センサー
   に接続されたパルスの間の時間間隔を記録する手
   段を具備する特許請求の範囲第１項記載の装置。 １１ 複数個の出力センサーが設けられており、
   電流パルスを検出するための容量センサー手段を
   具備し、該出力センサーに供給されるパルスの間
   の時間間隔を記録する手段を具備する特許請求の
   範囲第１項記載の装置。 １２ 複数個の出力センサーが設けられており、
   短い期間の電圧降下を検出するための抵抗を具備
   し、該出力センサーに供給されるパルスの間の時
   間間隔を記録する手段を具備する特許請求の範囲
   第１項記載の装置。 １３ 該遅延変更手段が、物理的パラメータによ
   つて電気的パラメータが変更される電気的素子を
   備えている電気的遅延回路を具備する特許請求の
   範囲第１項記載の装置。 １４ 該遅延変更手段が、電気的パラメータが随
   意に又は他の回路からの出力によつて変更される
   電気的素子を備えている電気的遅延回路を具備す
   る特許請求の範囲第１項記載の装置。