JPH035620B2 - - Google Patents
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- JPH035620B2 JPH035620B2 JP58081167A JP8116783A JPH035620B2 JP H035620 B2 JPH035620 B2 JP H035620B2 JP 58081167 A JP58081167 A JP 58081167A JP 8116783 A JP8116783 A JP 8116783A JP H035620 B2 JPH035620 B2 JP H035620B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理装置におけるアドレス変換
装置の制御に関するもので、特に仮想マシン上の
実アドレス、または仮想アドレスを実マシン上の
主メモリアドレスに変換するためのアドレス変換
装置に関するものである。
装置の制御に関するもので、特に仮想マシン上の
実アドレス、または仮想アドレスを実マシン上の
主メモリアドレスに変換するためのアドレス変換
装置に関するものである。
（従来技術）
従来この種のアドレス変換装置は第１図に示す
ように、アドレス生成回路（図示していない）か
ら出力された実効アドレスを保持するための実効
アドレスレジスタ１と、仮想アドレスに対してア
ドレス変換を行うためのアドレス変換バツフア２
と、一致検出回路３と、アドレス変換制御部４
と、実アドレスを主メモリ上のアドレス、すなわ
ち、物理アドレスに変換するための実アドレス変
換回路５と、実アドレス変換回路４の出力か、あ
るいはアドレス変換バツフア２の出力かを切替え
て選択するための選択回路６とから構成されてい
る。実アドレス変換回路５では、プロセサ単位に
備えられた情報により実アドレスの一部の領域を
主メモリ上のアドレスの一部の領域に変換するプ
リフイツクス変換と呼ばれる変換を行い、さらに
仮想計算機システムにおいて仮想計算機上の物理
アドレスと実メモリの物理アドレスとの間に変換
が要求されるときには、その方式にしたがつて変
換を行う。実アドレスから物理アドレスへの変換
は、上記のようにして実アドレス変換回路５によ
り実行される。これに対して、仮想アドレスから
物理アドレスへの変換はアドレス変換制御部４に
より行われる。この場合、高速化を達成するた
め、アドレス変換バツフア２への変換結果と、変
換過程の必要な情報とを登録しておき、アドレス
変換バツフア２に被変換仮想アドレスに対応した
情報が存在する場合には、アドレス変換バツフア
２により物理アドレスへの変換を行う。このよう
に、従来技術によれば実アドレスから物理アドレ
スへの変換は簡単な手順により行うことができる
ため、実アドレスから物理アドレスへの変換回路
を独立して準備しても必要なハードウエア量は少
なかつた。しかし、仮想計算機上でのアドレス変
換のように変換手順が複雑化すると、ハードウエ
ア量ならびに制御方法に対する負担が増大するこ
とになるという欠点があつた。
ように、アドレス生成回路（図示していない）か
ら出力された実効アドレスを保持するための実効
アドレスレジスタ１と、仮想アドレスに対してア
ドレス変換を行うためのアドレス変換バツフア２
と、一致検出回路３と、アドレス変換制御部４
と、実アドレスを主メモリ上のアドレス、すなわ
ち、物理アドレスに変換するための実アドレス変
換回路５と、実アドレス変換回路４の出力か、あ
るいはアドレス変換バツフア２の出力かを切替え
て選択するための選択回路６とから構成されてい
る。実アドレス変換回路５では、プロセサ単位に
備えられた情報により実アドレスの一部の領域を
主メモリ上のアドレスの一部の領域に変換するプ
リフイツクス変換と呼ばれる変換を行い、さらに
仮想計算機システムにおいて仮想計算機上の物理
アドレスと実メモリの物理アドレスとの間に変換
が要求されるときには、その方式にしたがつて変
換を行う。実アドレスから物理アドレスへの変換
は、上記のようにして実アドレス変換回路５によ
り実行される。これに対して、仮想アドレスから
物理アドレスへの変換はアドレス変換制御部４に
より行われる。この場合、高速化を達成するた
め、アドレス変換バツフア２への変換結果と、変
換過程の必要な情報とを登録しておき、アドレス
変換バツフア２に被変換仮想アドレスに対応した
情報が存在する場合には、アドレス変換バツフア
２により物理アドレスへの変換を行う。このよう
に、従来技術によれば実アドレスから物理アドレ
スへの変換は簡単な手順により行うことができる
ため、実アドレスから物理アドレスへの変換回路
を独立して準備しても必要なハードウエア量は少
なかつた。しかし、仮想計算機上でのアドレス変
換のように変換手順が複雑化すると、ハードウエ
ア量ならびに制御方法に対する負担が増大するこ
とになるという欠点があつた。
（発明の目的）
本発明の目的は、実アドレスから物理アドレス
への変換、あるいは仮想アドレスから物理アドレ
スへの変換を行う場合に、双方のアドレスに対し
てアドレス変換バツフアを備えて実行することに
より上記欠点を除去し、簡易なハードウエア構成
で仮想計算機上のアドレス変換の制御を容易に行
うことができるように構成したアドレス変換装置
を提供することにある。
への変換、あるいは仮想アドレスから物理アドレ
スへの変換を行う場合に、双方のアドレスに対し
てアドレス変換バツフアを備えて実行することに
より上記欠点を除去し、簡易なハードウエア構成
で仮想計算機上のアドレス変換の制御を容易に行
うことができるように構成したアドレス変換装置
を提供することにある。
（発明の構成）
本発明によるアドレス変換装置は実効アドレス
レジスタと、アドレス変換バツフアと、一致検出
回路と、アドレス変換制御部とを備え、これを改
良して構成したものである。
レジスタと、アドレス変換バツフアと、一致検出
回路と、アドレス変換制御部とを備え、これを改
良して構成したものである。
実効アドレスレジスタは実効アドレスを格納す
るためのものであり、アドレス変換バツフアはア
ドレスレジスタに与えられた実効アドレスを物理
アドレスに変換するため、実効アドレスの一部と
物理アドレスとを対にして形成した変換対をエン
トリとし、このエントリを複数個記憶するための
ものである。一致検出回路は実効アドレスレジス
タの内容と、アドレス変換バツフアの内容との不
一致を検出するためのものである。アドレス変換
制御部は仮想アドレスから物理アドレスへの変換
を行うためのものである。
るためのものであり、アドレス変換バツフアはア
ドレスレジスタに与えられた実効アドレスを物理
アドレスに変換するため、実効アドレスの一部と
物理アドレスとを対にして形成した変換対をエン
トリとし、このエントリを複数個記憶するための
ものである。一致検出回路は実効アドレスレジス
タの内容と、アドレス変換バツフアの内容との不
一致を検出するためのものである。アドレス変換
制御部は仮想アドレスから物理アドレスへの変換
を行うためのものである。
本発明においては、アドレス変換バツフアの変
換対に対応して被変換アドレスが仮想アドレスで
あるか、あるいは実アドレスであるかを表示する
第１の表示ビツトをエントリの内部に設け、さら
に上記実効アドレスレジスタに与えられた被変換
アドレスが仮想アドレスであるか、あるいは実ア
ドレスであるかを示す第２の表示ビツトを形成す
る。そこで、第１および第２の表示ビツトの一致
を検出するための比較器回路を設ける。実効アド
レスレジスタに実アドレスが与えられていて、対
応するエントリがアドレス変換バツフアの内部に
存在しないときには、あらかじめ決められたアド
レス変換動作を行い、仮想アドレスの代わりに実
アドレスを使用して上記変換対と第１の表示ビツ
トとが実アドレスを示すようにしてエントリをア
ドレス変換バツフアに登録する。実効アドレスレ
ジスタに実アドレスが与えられ、対応する変換対
がアドレス変換バツフアの内部に存在し、比較器
回路により一致が検出された場合には、変換対の
内部の物理アドレスを変換アドレスとして得るよ
うに構成したものである。
換対に対応して被変換アドレスが仮想アドレスで
あるか、あるいは実アドレスであるかを表示する
第１の表示ビツトをエントリの内部に設け、さら
に上記実効アドレスレジスタに与えられた被変換
アドレスが仮想アドレスであるか、あるいは実ア
ドレスであるかを示す第２の表示ビツトを形成す
る。そこで、第１および第２の表示ビツトの一致
を検出するための比較器回路を設ける。実効アド
レスレジスタに実アドレスが与えられていて、対
応するエントリがアドレス変換バツフアの内部に
存在しないときには、あらかじめ決められたアド
レス変換動作を行い、仮想アドレスの代わりに実
アドレスを使用して上記変換対と第１の表示ビツ
トとが実アドレスを示すようにしてエントリをア
ドレス変換バツフアに登録する。実効アドレスレ
ジスタに実アドレスが与えられ、対応する変換対
がアドレス変換バツフアの内部に存在し、比較器
回路により一致が検出された場合には、変換対の
内部の物理アドレスを変換アドレスとして得るよ
うに構成したものである。
（実施例）
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の一実施例を示す第２図において、本発
明によるアドレス変換装置は実アドレス、または
仮想アドレスを保持するための実効アドレスレジ
スタ１と、仮想アドレスと物理アドレスとの変換
対、または実アドレスと物理アドレスとの変換対
を示し、さらにいずれの変換対かを示す表示ビツ
トを含み、複数のエントリから成るアドレス変換
バツフア２と、一致検出回路３と、アドレス変換
制御部４とから構成されている。アドレス変換バ
ツフア２は、第４図に示す形式のエントリを複数
個記憶する。各エントリは、仮想アドレス又は、
実アドレスを保持する実効アドレスレジスタ１の
結線１３に対応する被変換アドレス部２−ａと、
アドレス変換制御部４で求められる物理アドレス
で実効アドレスレジスタ１の結線１３と結線１２
に対応する変換アドレス２−ｂ、及び被変換アド
レス部２−ａの内容が、仮想アドレスか実アドレ
スかを示す表示ビツト２−ｃから構成される。実
効アドレスレジスタ１に対して実アドレス、また
は仮想アドレスがセツトされると、その一部の情
報からアドレス変換バツフア２のエントリの一つ
が読出され、上記エントリの一部は一致検出回路
３へ接続され、実効アドレスレジスタの一部の情
報と比較される。これと同時に、上記エントリの
内部の表示ビツトも読出され、この情報はアドレ
ス変換制御部４から送出される実効アドレスレジ
スタ１の内部のアドレスが実アドレスであるか、
あるいは仮想アドレスであるかを示す情報と比較
される。両者が共に一致した場合には、エントリ
の内部の物理アドレスが主メモリアドレスとして
得られる。上記両者の少なくとも一方が一致しな
かつた場合には、NFP信号がアドレス変換制御
部４に報告され、アドレス変換制御部４において
実アドレスまたは仮想アドレスのそれぞれ決めら
れた手順にしたがい物理アドレスへの変換が行わ
れる。
明によるアドレス変換装置は実アドレス、または
仮想アドレスを保持するための実効アドレスレジ
スタ１と、仮想アドレスと物理アドレスとの変換
対、または実アドレスと物理アドレスとの変換対
を示し、さらにいずれの変換対かを示す表示ビツ
トを含み、複数のエントリから成るアドレス変換
バツフア２と、一致検出回路３と、アドレス変換
制御部４とから構成されている。アドレス変換バ
ツフア２は、第４図に示す形式のエントリを複数
個記憶する。各エントリは、仮想アドレス又は、
実アドレスを保持する実効アドレスレジスタ１の
結線１３に対応する被変換アドレス部２−ａと、
アドレス変換制御部４で求められる物理アドレス
で実効アドレスレジスタ１の結線１３と結線１２
に対応する変換アドレス２−ｂ、及び被変換アド
レス部２−ａの内容が、仮想アドレスか実アドレ
スかを示す表示ビツト２−ｃから構成される。実
効アドレスレジスタ１に対して実アドレス、また
は仮想アドレスがセツトされると、その一部の情
報からアドレス変換バツフア２のエントリの一つ
が読出され、上記エントリの一部は一致検出回路
３へ接続され、実効アドレスレジスタの一部の情
報と比較される。これと同時に、上記エントリの
内部の表示ビツトも読出され、この情報はアドレ
ス変換制御部４から送出される実効アドレスレジ
スタ１の内部のアドレスが実アドレスであるか、
あるいは仮想アドレスであるかを示す情報と比較
される。両者が共に一致した場合には、エントリ
の内部の物理アドレスが主メモリアドレスとして
得られる。上記両者の少なくとも一方が一致しな
かつた場合には、NFP信号がアドレス変換制御
部４に報告され、アドレス変換制御部４において
実アドレスまたは仮想アドレスのそれぞれ決めら
れた手順にしたがい物理アドレスへの変換が行わ
れる。
第２図においては、アドレス変換バツフア２が
１台の場合を示しているが、複数台のアドレス変
換バツフアを設置する場合にはそれぞれアドレス
変換バツフアに対応して一致検出回路を備え、各
アドレス変換バツフアからの物理アドレス出力は
選択回路に集められ、それぞれの一致検出回路の
出力により切替えられるようになる。また、アド
レス変換制御部４へ報告されるNFP信号は、そ
れぞれの一致検出回路から出力されるNFP信号
の論理積となる。
１台の場合を示しているが、複数台のアドレス変
換バツフアを設置する場合にはそれぞれアドレス
変換バツフアに対応して一致検出回路を備え、各
アドレス変換バツフアからの物理アドレス出力は
選択回路に集められ、それぞれの一致検出回路の
出力により切替えられるようになる。また、アド
レス変換制御部４へ報告されるNFP信号は、そ
れぞれの一致検出回路から出力されるNFP信号
の論理積となる。
次にアドレス変換制御部４について第３図を参
照して詳細に説明する。第３図において、１０
０，１１０，１２０，６１０，７００はそれぞれ
第１〜第５のレジスタ、１３０は基準信号発生回
路、２００はバツフア、３００は加算器回路、４
００，４１０，４２０，４３０，４４０，６２０
は第１〜第６の選択回路、４５０は比較器回路、
５００は整列回路、５１０はシフト回路、６００
はアドレス変換制御メモリ、６３０は歩進回路で
ある。ライン１４および３４はそれぞれ第２図の
同じ番号のラインに接続される。
照して詳細に説明する。第３図において、１０
０，１１０，１２０，６１０，７００はそれぞれ
第１〜第５のレジスタ、１３０は基準信号発生回
路、２００はバツフア、３００は加算器回路、４
００，４１０，４２０，４３０，４４０，６２０
は第１〜第６の選択回路、４５０は比較器回路、
５００は整列回路、５１０はシフト回路、６００
はアドレス変換制御メモリ、６３０は歩進回路で
ある。ライン１４および３４はそれぞれ第２図の
同じ番号のラインに接続される。
第２図の一致検出回路３からNFP信号が送出
されると、アドレス変換制御情報を保持するため
の第５のレジスタ７００に対してアドレス変換制
御メモリ６００のための有効表示ビツトがセツト
される。この有効表示ビツトがセツトされると、
アドレス変換制御部４ではアドレス変換制御メモ
リ６００の内部に保持されているアドレス変換マ
イクロプログラムによりアドレス変換が実行され
る。また、NFP信号により第５のレジスタ７０
０のなかのアドレス変換の種類を表わすための複
数ビツトの出力とアドレス変換装置に対する要求
の種類とに応じてアドレス変換制御メモリ６００
のためのアドレス生成に使用される第６の選択回
路６２０により、上記アドレス変換マイクロプロ
グラムの開始アドレスが生成される。そこで、こ
の開始アドレスはアドレス変換制御メモリ６００
のアドレスを保持するための第４のレジスタ６１
０にセツトされる。以後、上記マイクロプログラ
ムの終了時までアドレス変換制御メモリ６００の
出力によりアドレス変換制御部４が制御される。
されると、アドレス変換制御情報を保持するため
の第５のレジスタ７００に対してアドレス変換制
御メモリ６００のための有効表示ビツトがセツト
される。この有効表示ビツトがセツトされると、
アドレス変換制御部４ではアドレス変換制御メモ
リ６００の内部に保持されているアドレス変換マ
イクロプログラムによりアドレス変換が実行され
る。また、NFP信号により第５のレジスタ７０
０のなかのアドレス変換の種類を表わすための複
数ビツトの出力とアドレス変換装置に対する要求
の種類とに応じてアドレス変換制御メモリ６００
のためのアドレス生成に使用される第６の選択回
路６２０により、上記アドレス変換マイクロプロ
グラムの開始アドレスが生成される。そこで、こ
の開始アドレスはアドレス変換制御メモリ６００
のアドレスを保持するための第４のレジスタ６１
０にセツトされる。以後、上記マイクロプログラ
ムの終了時までアドレス変換制御メモリ６００の
出力によりアドレス変換制御部４が制御される。
一方、NFP信号が発生した場合には、有効表
示ビツトの値は０であるため、アドレス変換制御
メモリ６００以外の制御回路により以下に説明す
るような制御が行われる。すなわち、実効アドレ
スレジスタ１のなかの実アドレス、または仮想ア
ドレスなどのアドレス情報は、同時に独立して読
出しと書込みとが可能なバツフア２００に書込ま
れる。これと共に仮想アドレスである場合には、
第１の選択回路４００によりアドレス変換過程で
最初に参照される主メモリ上の第１の変換表の先
頭からエントリ単位で生ずる変位分を仮想アドレ
スから取出して第３の選択回路４２０を介して第
１のレジスタ１００にセツトする。また、バツフ
ア２００のなかに保持されている第１の変換表の
先頭実アドレス情報を読出し、第４の選択回路４
３０を介して第２のレジスタ１１０にセツトす
る。一方、実アドレス時には、実効レジスタのな
かの実アドレスが第１および第３の選択回路４０
０，４２０を介して第１のレジスタ１００にセツ
トされ、第２のレジスタ１１０には０がセツトさ
れる。レジスタ１２０はアドレス変換制御メモリ
６００のワーク用のレジスタであり、選択回路４
１０はレジスタ１２０の入力データを切換える。
バツフア２００は第１の変換表の先頭の実アドレ
ス情報やプリフイツクス変換の対象となるアドレ
ス情報などのアドレス変換に必要な最新の情報や
作業域などを備えており、中央処理装置の主マイ
クロプログラムから上記アドレス変換に必要な情
報が書込まれ、読出されるようになつている。基
準信号発生回路１３０には、プリフイツクス変換
の被変換対応となるエリアを示す値と、変換結果
のエリアを指定する値が記憶されていて、比較回
路４５０には前者の被変換エリア指定値が接続さ
れ、選択回路４４０には後者の変換エリア指定値
が接続されている。以後は、アドレス変換制御メ
モリ６００の出力により以下のようにして制御さ
れ、処理が続行される。第１のレジスタ１００と
第２のレジスタ１１０との内容は加算器回路３０
０により加算され、加算結果は必要に応じて比較
器回路４５０および第５の選択回路４４０によつ
てプリフイツクス変換される。選択回路４４０の
出力は第２図のアドレス変換バツフア２に接続さ
れ、変換対の物理アドレスの部分の入力となると
ともに、図示していないが、主メモリのアドレス
として主メモリへ接続される。実アドレス時に
は、プリフイツクス変換の結果が主メモリアドレ
ス、すなわち、物理アドレスを表わすことになる
が、仮想アドレス時には第１の変換表の内部の第
１の変換表のエントリの物理アドレスを表わすこ
とになり、主メモリに対して第１の変換表エント
リの読出し要求を発行することになる。読出され
た第１の変換表エントリは、主メモリより整列回
路５００へ返される。整列された後で、第４の選
択回路４３０によりアドレス情報が抽出され、第
２のレジスタ１１０に取込まれる。種々のアーキ
テクチヤを持つ仮想計算機が動作するとき、特定
のアーキテクチヤを持つ仮想計算機においては前
記抽出されたアドレス情報を16倍した値が本当の
アドレス情報となつていることがあり、この場合
第２のレジスタ１１０の内部のアドレス情報はシ
フト回路５１０に送出され、シフトが実行されて
から再びこのデータは第２のレジスタ１１０へセ
ツトされる。第１の変換表エントリがアドレス変
換によつて２番目に参照される主メモリ上の第２
の変換表の先頭実アドレスを含む場合には、バツ
フア２００に保持されている仮想アドレスから第
２の変換表の内部の変位分が第１のレジスタ１０
０に取込まれ、第２の変換表エントリの読出しが
実行され、変換物理アドレスを含むエントリが取
出されるまで処理が続行される。以上のようにし
て物理アドレスが求められると、物理アドレスが
変換対としてアドレス変換バツフア２に登録され
る。
示ビツトの値は０であるため、アドレス変換制御
メモリ６００以外の制御回路により以下に説明す
るような制御が行われる。すなわち、実効アドレ
スレジスタ１のなかの実アドレス、または仮想ア
ドレスなどのアドレス情報は、同時に独立して読
出しと書込みとが可能なバツフア２００に書込ま
れる。これと共に仮想アドレスである場合には、
第１の選択回路４００によりアドレス変換過程で
最初に参照される主メモリ上の第１の変換表の先
頭からエントリ単位で生ずる変位分を仮想アドレ
スから取出して第３の選択回路４２０を介して第
１のレジスタ１００にセツトする。また、バツフ
ア２００のなかに保持されている第１の変換表の
先頭実アドレス情報を読出し、第４の選択回路４
３０を介して第２のレジスタ１１０にセツトす
る。一方、実アドレス時には、実効レジスタのな
かの実アドレスが第１および第３の選択回路４０
０，４２０を介して第１のレジスタ１００にセツ
トされ、第２のレジスタ１１０には０がセツトさ
れる。レジスタ１２０はアドレス変換制御メモリ
６００のワーク用のレジスタであり、選択回路４
１０はレジスタ１２０の入力データを切換える。
バツフア２００は第１の変換表の先頭の実アドレ
ス情報やプリフイツクス変換の対象となるアドレ
ス情報などのアドレス変換に必要な最新の情報や
作業域などを備えており、中央処理装置の主マイ
クロプログラムから上記アドレス変換に必要な情
報が書込まれ、読出されるようになつている。基
準信号発生回路１３０には、プリフイツクス変換
の被変換対応となるエリアを示す値と、変換結果
のエリアを指定する値が記憶されていて、比較回
路４５０には前者の被変換エリア指定値が接続さ
れ、選択回路４４０には後者の変換エリア指定値
が接続されている。以後は、アドレス変換制御メ
モリ６００の出力により以下のようにして制御さ
れ、処理が続行される。第１のレジスタ１００と
第２のレジスタ１１０との内容は加算器回路３０
０により加算され、加算結果は必要に応じて比較
器回路４５０および第５の選択回路４４０によつ
てプリフイツクス変換される。選択回路４４０の
出力は第２図のアドレス変換バツフア２に接続さ
れ、変換対の物理アドレスの部分の入力となると
ともに、図示していないが、主メモリのアドレス
として主メモリへ接続される。実アドレス時に
は、プリフイツクス変換の結果が主メモリアドレ
ス、すなわち、物理アドレスを表わすことになる
が、仮想アドレス時には第１の変換表の内部の第
１の変換表のエントリの物理アドレスを表わすこ
とになり、主メモリに対して第１の変換表エント
リの読出し要求を発行することになる。読出され
た第１の変換表エントリは、主メモリより整列回
路５００へ返される。整列された後で、第４の選
択回路４３０によりアドレス情報が抽出され、第
２のレジスタ１１０に取込まれる。種々のアーキ
テクチヤを持つ仮想計算機が動作するとき、特定
のアーキテクチヤを持つ仮想計算機においては前
記抽出されたアドレス情報を16倍した値が本当の
アドレス情報となつていることがあり、この場合
第２のレジスタ１１０の内部のアドレス情報はシ
フト回路５１０に送出され、シフトが実行されて
から再びこのデータは第２のレジスタ１１０へセ
ツトされる。第１の変換表エントリがアドレス変
換によつて２番目に参照される主メモリ上の第２
の変換表の先頭実アドレスを含む場合には、バツ
フア２００に保持されている仮想アドレスから第
２の変換表の内部の変位分が第１のレジスタ１０
０に取込まれ、第２の変換表エントリの読出しが
実行され、変換物理アドレスを含むエントリが取
出されるまで処理が続行される。以上のようにし
て物理アドレスが求められると、物理アドレスが
変換対としてアドレス変換バツフア２に登録され
る。
本実施例では、仮想計算機を動作させることが
ある。実計算機では、ソフトウエア命令で、制御
可能な仮想計算機走行フラグを持ち、そのフラグ
の値により仮想計算機動作中か否か決定される。
仮想計算機が動作している時のアドレス変換で
は、仮想計算機上の主メモリアドレスが実主メモ
リ上のＮ番地から割当てられる場合に上記仮想計
算機とは異なつた動作をすることがある。この場
合の相違点を中心に次に説明を加える。加算器回
路３００の出力をプリフイツクス変換することに
より、仮想計算機上の主メモリアドレスを求める
ことができるが、実主メモリアドレスを生成する
ためには、さらにＮを加算する必要がある。この
ため、第５の選択回路４４０の出力は第１のレジ
スタ１００にセツトされると同時に、仮想計算機
上の物理アドレスの０番地に対応して実主メモリ
上のアドレスＮ番地の情報をバツフア２００から
読出し、第２のレジスタ１１０にセツトし、次に
加算器回路３００により加算を行うことによつて
物理アドレスが求められる。仮想計算機の動作時
には、このようにして実アドレスから物理アドレ
スへの変換手順も複雑となる。
ある。実計算機では、ソフトウエア命令で、制御
可能な仮想計算機走行フラグを持ち、そのフラグ
の値により仮想計算機動作中か否か決定される。
仮想計算機が動作している時のアドレス変換で
は、仮想計算機上の主メモリアドレスが実主メモ
リ上のＮ番地から割当てられる場合に上記仮想計
算機とは異なつた動作をすることがある。この場
合の相違点を中心に次に説明を加える。加算器回
路３００の出力をプリフイツクス変換することに
より、仮想計算機上の主メモリアドレスを求める
ことができるが、実主メモリアドレスを生成する
ためには、さらにＮを加算する必要がある。この
ため、第５の選択回路４４０の出力は第１のレジ
スタ１００にセツトされると同時に、仮想計算機
上の物理アドレスの０番地に対応して実主メモリ
上のアドレスＮ番地の情報をバツフア２００から
読出し、第２のレジスタ１１０にセツトし、次に
加算器回路３００により加算を行うことによつて
物理アドレスが求められる。仮想計算機の動作時
には、このようにして実アドレスから物理アドレ
スへの変換手順も複雑となる。
（発明の効果）
本発明は以上説明したように、実アドレスから
物理アドレスへの変換、ならびに、仮想アドレス
から物理アドレスへの変換において、共にアドレ
ス変換バツフアを使用することにより特に仮想計
算機の動作時におけるアドレス変換の制御が簡単
になり、これによつてハードウエアの量が削減で
きるという効果がある。
物理アドレスへの変換、ならびに、仮想アドレス
から物理アドレスへの変換において、共にアドレ
ス変換バツフアを使用することにより特に仮想計
算機の動作時におけるアドレス変換の制御が簡単
になり、これによつてハードウエアの量が削減で
きるという効果がある。
第１図は、従来のアドレス変換装置の構成を示
すブロツク図である。第２図は、本発明によるア
ドレス変換装置の一実施例を示すブロツク図であ
る。第３図は、第２図のアドレス変換制御部の詳
細なブロツク図である。第４図は、アドレス変換
バツフア内のエントリの形式を示す図である。 １……実効アドレスレジスタ、２……アドレス
変換バツフア、３……一致検出回路、４……アド
レス変換制御部、５……実アドレス変換回路、６
……選択回路、１００，１１０，１２０，６１
０，７００……レジスタ、２００……バツフア、
３００……加算器回路、４００，４１０，４２
０，４３０，４４０，６２０……選択回路、４５
０……比較器回路、５００……整列回路、５１０
……シフト回路、６００……アドレス変換制御メ
モリ、６３０……歩進回路。
すブロツク図である。第２図は、本発明によるア
ドレス変換装置の一実施例を示すブロツク図であ
る。第３図は、第２図のアドレス変換制御部の詳
細なブロツク図である。第４図は、アドレス変換
バツフア内のエントリの形式を示す図である。 １……実効アドレスレジスタ、２……アドレス
変換バツフア、３……一致検出回路、４……アド
レス変換制御部、５……実アドレス変換回路、６
……選択回路、１００，１１０，１２０，６１
０，７００……レジスタ、２００……バツフア、
３００……加算器回路、４００，４１０，４２
０，４３０，４４０，６２０……選択回路、４５
０……比較器回路、５００……整列回路、５１０
……シフト回路、６００……アドレス変換制御メ
モリ、６３０……歩進回路。
Claims (1)
- １ 実効アドレスを格納するための実効アドレス
レジスタと、前記アドレスレジスタに与えられた
実効アドレスを物理アドレスに変換するために、
前記実効アドレスの一部と前記物理アドレスとを
対にして形成した変換対をエントリとして備え、
前記エントリを複数個記憶するためのアドレス変
換バツフアと、前記実効アドレスレジスタの内容
と前記アドレス変換バツフアの内容との不一致を
検出するための一致検出回路と、前記実効アドレ
スから前記物理アドレスへの変換を行うためのア
ドレス変換制御部とを具備したアドレス変換装置
において、前記アドレス変換バツフアの変換対に
対応して被変換アドレスが仮想アドレスである
か、あるいは実アドレスであるかを表示する第１
の表示ビツトを前記エントリの内部に設け、か
つ、前記実効アドレスレジスタに与えられた被変
換アドレスが仮想アドレスであるか、あるいは実
アドレスであるかを示す第２の表示ビツトと前記
第１の表示ビツトとの一致を検出するための比較
器回路を前記アドレス変換制御部の内部に設け、
前記実効アドレスレジスタに実アドレスが与えら
れた場合に、対応する前記エントリが前記アドレ
ス変換バツフアの内部に存在しないときには、あ
らかじめ決められたアドレス変換動作を行い、仮
想アドレスの代わりに実アドレスを使用した前記
変換対と前記第１の表示ビツトとが実アドレスを
示すようにして前記エントリを前記アドレス変換
バツフアに登録し、対応する変換対が前記アドレ
ス変換バツフアの内部に存在し、かつ、前記比較
器回路により一致が検出されたときには、前記変
換対の内部の物理アドレスを変換アドレスとして
得るように構成したことを特徴とするアドレス変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081167A JPS59207082A (ja) | 1983-05-10 | 1983-05-10 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081167A JPS59207082A (ja) | 1983-05-10 | 1983-05-10 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207082A JPS59207082A (ja) | 1984-11-24 |
| JPH035620B2 true JPH035620B2 (ja) | 1991-01-28 |
Family
ID=13738898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081167A Granted JPS59207082A (ja) | 1983-05-10 | 1983-05-10 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207082A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010382A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 中央処理装置 |
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
-
1983
- 1983-05-10 JP JP58081167A patent/JPS59207082A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207082A (ja) | 1984-11-24 |
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