JPH0439099B2 - - Google Patents
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- JPH0439099B2 JPH0439099B2 JP58248680A JP24868083A JPH0439099B2 JP H0439099 B2 JPH0439099 B2 JP H0439099B2 JP 58248680 A JP58248680 A JP 58248680A JP 24868083 A JP24868083 A JP 24868083A JP H0439099 B2 JPH0439099 B2 JP H0439099B2
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- Japan
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- rows
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置におけるアドレス変換方
式に係り、詳しくは、高速アドレス変換バツフア
のパージ処理に関する。
式に係り、詳しくは、高速アドレス変換バツフア
のパージ処理に関する。
周知のように、仮想記憶方式の情報処理装置に
おいては、命令フエツチ及び命令で示されるオペ
ランド・フエツチのアドレスは実記憶装置に対応
しない仮想空間のアドレス（仮想アドレス）とし
て認識される。従つて、記憶装置の参照にあたつ
ては、仮想アドレスを実記憶装置に１対１に対応
する実アドレスに変換する必要がある。このアド
レス変換操作は、一般に主記憶装置上の変換テー
ブルを参照して行われるため、多大の時間を必要
とする。この解決策として、普通、高速アドレス
変換バツフア装置が具備される。即ち、この高速
アドレス変換バツフアに、一度主記憶装置上の変
換テーブルを参照して求められた仮想アドレス／
実アドレスの変換対を記憶しておき、次に同じ仮
想アドレスの記憶装置参照が生じた時、該アドレ
ス変換バツフアから対応する実アドレスを求める
ことによつてアドレス変換操作によるオーバヘツ
ドの減少を図つている。
おいては、命令フエツチ及び命令で示されるオペ
ランド・フエツチのアドレスは実記憶装置に対応
しない仮想空間のアドレス（仮想アドレス）とし
て認識される。従つて、記憶装置の参照にあたつ
ては、仮想アドレスを実記憶装置に１対１に対応
する実アドレスに変換する必要がある。このアド
レス変換操作は、一般に主記憶装置上の変換テー
ブルを参照して行われるため、多大の時間を必要
とする。この解決策として、普通、高速アドレス
変換バツフア装置が具備される。即ち、この高速
アドレス変換バツフアに、一度主記憶装置上の変
換テーブルを参照して求められた仮想アドレス／
実アドレスの変換対を記憶しておき、次に同じ仮
想アドレスの記憶装置参照が生じた時、該アドレ
ス変換バツフアから対応する実アドレスを求める
ことによつてアドレス変換操作によるオーバヘツ
ドの減少を図つている。
かかる高速アドレス変換バツフアを具備する情
報処理装置では、該アドレス変換バツフアの特定
のエリア（エントリ）のみを無効化としたい要求
がしばしば発生する。例えば、IPTE（Inval−
idate Page Table Entry）命令では実アドレス
が指定され、この実アドレスを登録しているアド
レス変換バツフア内の該当エントリを無効化する
ように指示される。以下、このような高速アドレ
ス変換バツフアの無効化動作をパージと呼ぶこと
にする。
報処理装置では、該アドレス変換バツフアの特定
のエリア（エントリ）のみを無効化としたい要求
がしばしば発生する。例えば、IPTE（Inval−
idate Page Table Entry）命令では実アドレス
が指定され、この実アドレスを登録しているアド
レス変換バツフア内の該当エントリを無効化する
ように指示される。以下、このような高速アドレ
ス変換バツフアの無効化動作をパージと呼ぶこと
にする。
従来、このパージ動作は、高速アドレス変換バ
ツフア内の全てのエントリに対して該当する実ア
ドレスが登録されているか否かを、第０カラムか
ら順に調べていき、登録されていれば、該当有効
性フラグ・ビツト（Ｖビツト）を“０”にして、
そのエントリを無効としていた。しかし、近年ア
ドレス変換操作時間による電子計算機システムの
オーバヘツドを軽減するため、高速アドレス変換
バツフアのエントリ数（カラム数）を増大せしめ
る傾向にあり、従来のアドレス変換バツフア内の
全てのエントリーを逐一チエツクする方式は、パ
ージの実行に多大の時間を要する点で問題があ
る。
ツフア内の全てのエントリに対して該当する実ア
ドレスが登録されているか否かを、第０カラムか
ら順に調べていき、登録されていれば、該当有効
性フラグ・ビツト（Ｖビツト）を“０”にして、
そのエントリを無効としていた。しかし、近年ア
ドレス変換操作時間による電子計算機システムの
オーバヘツドを軽減するため、高速アドレス変換
バツフアのエントリ数（カラム数）を増大せしめ
る傾向にあり、従来のアドレス変換バツフア内の
全てのエントリーを逐一チエツクする方式は、パ
ージの実行に多大の時間を要する点で問題があ
る。
本発明の目的はパージ実行時間の短縮を図り、
もつて該パージによる計算機システムのオーバヘ
ツドの減少を可能とするアドレス変換方式を提供
することにある。
もつて該パージによる計算機システムのオーバヘ
ツドの減少を可能とするアドレス変換方式を提供
することにある。
本発明では高速アドレス変換バツフアを、ｌカ
ラム（ｌはｌ≧２の整数）のメモリをｍ×ｎ個
（ｍ，ｎはｍ≧２，ｎ≧１の整数）用いて構成し、
しかも（ｌ×ｍ）カラム×ｎロウとｌカラム×
（ｍ×ｎ）ロウに切換え可能とする。そして、通
常の読出し又は書込みの際はｌ×ｍカラム，ｎロ
ウとして使用するが、指定された実アドレスに対
応するエントリを無効にする際はｌカラム，ｍ×
ｎロウとして用い、各ｌカラムのメモリの内容を
同時に読出して該当実アドレスと比較し、一致が
検出された各々のｌカラムメモリに対してそのカ
ラムのエントリを無効にすることにより、パージ
実行時のアドレス変換バツフア・サーチ時間をｍ
分の１に短縮する。
ラム（ｌはｌ≧２の整数）のメモリをｍ×ｎ個
（ｍ，ｎはｍ≧２，ｎ≧１の整数）用いて構成し、
しかも（ｌ×ｍ）カラム×ｎロウとｌカラム×
（ｍ×ｎ）ロウに切換え可能とする。そして、通
常の読出し又は書込みの際はｌ×ｍカラム，ｎロ
ウとして使用するが、指定された実アドレスに対
応するエントリを無効にする際はｌカラム，ｍ×
ｎロウとして用い、各ｌカラムのメモリの内容を
同時に読出して該当実アドレスと比較し、一致が
検出された各々のｌカラムメモリに対してそのカ
ラムのエントリを無効にすることにより、パージ
実行時のアドレス変換バツフア・サーチ時間をｍ
分の１に短縮する。
第１図は本発明で用いる高速アドレス変換バツ
フアの概念図を示す。すなわち、アドレス変換バ
ツフアは第１図ａに示すｌカラムのメモリを構成
単位として、これをｍ×ｎ個用いて構成する。メ
モリ内の一つのエントリは論理アドレス、実アド
レスおよび有効性フラグ・ビツト（Ｖビツト）よ
りなる。
フアの概念図を示す。すなわち、アドレス変換バ
ツフアは第１図ａに示すｌカラムのメモリを構成
単位として、これをｍ×ｎ個用いて構成する。メ
モリ内の一つのエントリは論理アドレス、実アド
レスおよび有効性フラグ・ビツト（Ｖビツト）よ
りなる。
第１図ｂはアドレス変換バツフアの読出し書込
みモードの構成を示し、第１図ａのｌカラムのメ
モリをロウ方向（横方向）にｎ個、カラム方向
（縦方向）にｍ個並べて、ｌ×ｍカラム、ｎロウ
の構成にすることを示している。第１図ｃはパー
ジモード時の構成を示し、第１図ａのｌカラムの
メモリをロウ方向にｍ×ｎ個並べて、ｌカラム、
ｍ×ｎロウの構成にすることを示している。
みモードの構成を示し、第１図ａのｌカラムのメ
モリをロウ方向（横方向）にｎ個、カラム方向
（縦方向）にｍ個並べて、ｌ×ｍカラム、ｎロウ
の構成にすることを示している。第１図ｃはパー
ジモード時の構成を示し、第１図ａのｌカラムの
メモリをロウ方向にｍ×ｎ個並べて、ｌカラム、
ｍ×ｎロウの構成にすることを示している。
第２図は本発明のアドレス変換方式の一実施例
のブロツク図である。便宜上、第２図では、アド
レス変換バツフアはｌ＝64，ｍ＝４，ｎ＝２の場
合を示す。図においては、１は論理アドレスレジ
スタ（LAR）、２は比較アドレスレジスタ
（CAR）、３はアドレス変換バツフア（以下、
TLBと略す）であり、論理アドレス及び実アド
レスは、バイト、ビツト表示で（０，１）〜
（３，７）の31ビツトから成るものとしている。
例えば、（０，１）は０バイトの１ビツト目を、
（３，７）は３バイトの７ビツト目を意味してい
る。TLB３は64カラムメモリ４〜１１と比較回
路１２〜２１及び選択回路２２〜２６から成り、
64カラムメモリ４〜７と比較回路１２〜１５，２
０及び選択回路２２，２３がロウ０側を構成し、
64カラムメモリ８〜１１と比較回路１６〜１９，
２１及び選択回路２４，２５がロウ１側を構成す
る。第１図ａに示した如く、64カラムメモリ４〜
１１は各々のカラムに対応してエントリをもち、
各エントリは論理アドレス（ビツト（０，１）〜
（１，３））と実アドレス（ビツト（０，１）〜
（２，３））の変換対およびＶビツトから構成され
ている。
のブロツク図である。便宜上、第２図では、アド
レス変換バツフアはｌ＝64，ｍ＝４，ｎ＝２の場
合を示す。図においては、１は論理アドレスレジ
スタ（LAR）、２は比較アドレスレジスタ
（CAR）、３はアドレス変換バツフア（以下、
TLBと略す）であり、論理アドレス及び実アド
レスは、バイト、ビツト表示で（０，１）〜
（３，７）の31ビツトから成るものとしている。
例えば、（０，１）は０バイトの１ビツト目を、
（３，７）は３バイトの７ビツト目を意味してい
る。TLB３は64カラムメモリ４〜１１と比較回
路１２〜２１及び選択回路２２〜２６から成り、
64カラムメモリ４〜７と比較回路１２〜１５，２
０及び選択回路２２，２３がロウ０側を構成し、
64カラムメモリ８〜１１と比較回路１６〜１９，
２１及び選択回路２４，２５がロウ１側を構成す
る。第１図ａに示した如く、64カラムメモリ４〜
１１は各々のカラムに対応してエントリをもち、
各エントリは論理アドレス（ビツト（０，１）〜
（１，３））と実アドレス（ビツト（０，１）〜
（２，３））の変換対およびＶビツトから構成され
ている。
まず、TLB３を読出しモードで使用した場合
の動作について説明する。なお、書込みの場合も
同様である。
の動作について説明する。なお、書込みの場合も
同様である。
主記憶装置参照論理アドレスは論理アドレスレ
ジスタ１にセツトされる。この論理アドレスレジ
スタ１のビツト位置（１，６）〜（２，３）によ
り、64カラムメモリ４〜１１の該当同一カラムの
内容が同時に読出される。ロウ０側の選択回路２
２は、64カラムメモリ４〜７から読出されたエン
トリの論理アドレス部の一つを論理アドレスレジ
スタ１のビツト（１，４），（１，５）により選択
して比較回路２０に入力する。選択回路２２は論
理アドレスレジスタ１のビツト（１，４），（１，
５）がそれぞれ“00”，“01”，“10”，“11”の時、
それぞれ64カラムメモリ４，５，６，７の論理ア
ドレス部を選択するように構成されている。ロウ
１側についても同様に、選択回路２４は64カラム
メモリ８〜１１から読出されたエントリの論理ア
ドレス部の一つを論理アドレスレジスタ１のビツ
ト（１，４），（１，５）により選択して比較回路
２１に入力する。選択回路２４は論理アドレスレ
ジスタ１のビツト（１，４），（１，５）、がそれ
ぞれ“00”，“01”，“10”，“11”の時、それぞれ64
カラムメモリ８，９，１０，１１の論理アドレス
部を選択するように構成されている。比較回路２
０，２１は、それぞれ選択回路２２，２４の出力
と論理アドレスレジスタ１のビツト（０，１）〜
（１，３）とが一致しているか否かを比較するも
のである。
ジスタ１にセツトされる。この論理アドレスレジ
スタ１のビツト位置（１，６）〜（２，３）によ
り、64カラムメモリ４〜１１の該当同一カラムの
内容が同時に読出される。ロウ０側の選択回路２
２は、64カラムメモリ４〜７から読出されたエン
トリの論理アドレス部の一つを論理アドレスレジ
スタ１のビツト（１，４），（１，５）により選択
して比較回路２０に入力する。選択回路２２は論
理アドレスレジスタ１のビツト（１，４），（１，
５）がそれぞれ“00”，“01”，“10”，“11”の時、
それぞれ64カラムメモリ４，５，６，７の論理ア
ドレス部を選択するように構成されている。ロウ
１側についても同様に、選択回路２４は64カラム
メモリ８〜１１から読出されたエントリの論理ア
ドレス部の一つを論理アドレスレジスタ１のビツ
ト（１，４），（１，５）により選択して比較回路
２１に入力する。選択回路２４は論理アドレスレ
ジスタ１のビツト（１，４），（１，５）、がそれ
ぞれ“00”，“01”，“10”，“11”の時、それぞれ64
カラムメモリ８，９，１０，１１の論理アドレス
部を選択するように構成されている。比較回路２
０，２１は、それぞれ選択回路２２，２４の出力
と論理アドレスレジスタ１のビツト（０，１）〜
（１，３）とが一致しているか否かを比較するも
のである。
一方、ロウ０側の選択回路２３は、64カラムメ
モリ４〜７から読出されたエントリの実アドレス
部の一つを論理アドレスレジスタ１のビツト
（１，４），（１，５）により選択回路２２と同様
に選択する。ロウ１側の選択回路２５も、64カラ
ムメモリ８〜１１から読出されたエントリの実ア
ドレス部の一つを論理アドレスレジスタ１のビツ
ト（１，４），（１，５）により選択回路２４と同
様に選択する。選択回路２６は、比較回路２１の
出力が“１”（一致したことを示す）の時、選択
回路２５の出力を選択し、“０”（一致しなかつた
こと）の時、選択回路２３の出力を選択する。
モリ４〜７から読出されたエントリの実アドレス
部の一つを論理アドレスレジスタ１のビツト
（１，４），（１，５）により選択回路２２と同様
に選択する。ロウ１側の選択回路２５も、64カラ
ムメモリ８〜１１から読出されたエントリの実ア
ドレス部の一つを論理アドレスレジスタ１のビツ
ト（１，４），（１，５）により選択回路２４と同
様に選択する。選択回路２６は、比較回路２１の
出力が“１”（一致したことを示す）の時、選択
回路２５の出力を選択し、“０”（一致しなかつた
こと）の時、選択回路２３の出力を選択する。
このようにして、TLBロウ０側で論理アドレ
スの一致が検出された場合は、TLBロウ０側の
実アドレスが選択回路２６により選択され、
TLBロウ１側で論理アドレスの一致が検出され
た場合は、TLBロウ１側の実アドレスが選択回
路２６により選択され、論理アドレス−実アドレ
スの変換が行われる。この実アドレスにより主記
憶装置あるいはバツフア記憶装置を参照する。
スの一致が検出された場合は、TLBロウ０側の
実アドレスが選択回路２６により選択され、
TLBロウ１側で論理アドレスの一致が検出され
た場合は、TLBロウ１側の実アドレスが選択回
路２６により選択され、論理アドレス−実アドレ
スの変換が行われる。この実アドレスにより主記
憶装置あるいはバツフア記憶装置を参照する。
以上が通常の主記憶装置参照要求が発生した場
合の概略動作であるが、これは従来と同様である
ので、これ以上の詳細な説明は省略する。
合の概略動作であるが、これは従来と同様である
ので、これ以上の詳細な説明は省略する。
次にTLB３をパージモードで使用した場合の
動作について説明する。
動作について説明する。
パージの動作開始に先立ち、比較アドレスレジ
スタ２に無効化するエントリを指定するための実
アドレスを初期値としてセツトする。パージ動作
が発生すると、例えばパージ制御手段（図示せ
ず）により論理アドレスレジスタ１のビツト
（１，６）〜（２，３）の値を順次０〜63に歩進
させて、64カラムメモリ４〜１１のエントリをカ
ラム０〜63まで順に読出し、各エントリの実アド
レスをそれぞれ比較回路１２〜１９により比較ア
ドレスレジスタ２の実アドレスと比較する。比較
回路１２〜１９の比較結果はパージ制御手段に与
えられる。パージ制御手段では、比較回路１２〜
１９のいずれかで実アドレスの一致が検出される
と、論理アドレスレジスタ１の歩進動作を一時中
断し、次のようにして、64カラムメモリ４〜１１
における該当カラムのエントリをキヤンセルす
る。すなわち、例えば比較回路１２で一致が検出
された場合は、そのときの論理アドレスレジスタ
１で指定される64カラムメモリ４の該当カラムの
有効性フラグ・ビツト（Ｖビツト）を“０”にす
る。複数の64カラムメモリで同時に一致が検出さ
れた場合は、複数サイクルかけてキヤンセル処理
を行えばよい。キヤンセル処理が終了したら論理
アドレスレジスタ１の歩進動作を再開せしめ、64
カラムメモリ４〜１１の以後のカラムのサーチ動
作を続行する。このようにして、64カラムメモリ
４〜１１の０〜63カラムのサーチを同時に全て達
成し、所定実アドレスを含むTLBエントリのパ
ージ処理が終了となる。
スタ２に無効化するエントリを指定するための実
アドレスを初期値としてセツトする。パージ動作
が発生すると、例えばパージ制御手段（図示せ
ず）により論理アドレスレジスタ１のビツト
（１，６）〜（２，３）の値を順次０〜63に歩進
させて、64カラムメモリ４〜１１のエントリをカ
ラム０〜63まで順に読出し、各エントリの実アド
レスをそれぞれ比較回路１２〜１９により比較ア
ドレスレジスタ２の実アドレスと比較する。比較
回路１２〜１９の比較結果はパージ制御手段に与
えられる。パージ制御手段では、比較回路１２〜
１９のいずれかで実アドレスの一致が検出される
と、論理アドレスレジスタ１の歩進動作を一時中
断し、次のようにして、64カラムメモリ４〜１１
における該当カラムのエントリをキヤンセルす
る。すなわち、例えば比較回路１２で一致が検出
された場合は、そのときの論理アドレスレジスタ
１で指定される64カラムメモリ４の該当カラムの
有効性フラグ・ビツト（Ｖビツト）を“０”にす
る。複数の64カラムメモリで同時に一致が検出さ
れた場合は、複数サイクルかけてキヤンセル処理
を行えばよい。キヤンセル処理が終了したら論理
アドレスレジスタ１の歩進動作を再開せしめ、64
カラムメモリ４〜１１の以後のカラムのサーチ動
作を続行する。このようにして、64カラムメモリ
４〜１１の０〜63カラムのサーチを同時に全て達
成し、所定実アドレスを含むTLBエントリのパ
ージ処理が終了となる。
本発明によれば、TLBのパージ実行時間の短
縮がもたらされ、該パージによる計算機システム
のオーバヘツドを減らすことが可能になる。
縮がもたらされ、該パージによる計算機システム
のオーバヘツドを減らすことが可能になる。
第１図は本発明で使用するアドレス変換バツフ
アの構成を示す概念図、第２図は本発明の一実施
例のブロツク図である。 １……論理アドレスレジスタ（LAR）、２……
比較アドレスレジスタ、３……アドレス変換レジ
スタ（TLB）、４〜１１……64カラムメモリ、１
２〜２１……比較回路、２２〜２６……選択回
路。
アの構成を示す概念図、第２図は本発明の一実施
例のブロツク図である。 １……論理アドレスレジスタ（LAR）、２……
比較アドレスレジスタ、３……アドレス変換レジ
スタ（TLB）、４〜１１……64カラムメモリ、１
２〜２１……比較回路、２２〜２６……選択回
路。
Claims (1)
- １ 仮想アドレスと実アドレスの変換対を登録し
ておく高速アドレス変換バツフアを具備し、主記
憶装置の参照にあたり、前記アドレス変換バツフ
アに該当仮想アドレスが登録されているか否かチ
エツクして目的の実アドレスを得る情報処理装置
において、前記アドレス変換バツフアにｌカラム
（ｌはｌ≧２の整数）のメモリをｍ×ｎ個（ｍ，
ｎはｍ≧２，ｎ≧１の整数）用いて、（ｌ×ｍ）
カラム×ｎロウとｌカラム×（ｍ×ｎ）ロウに切
換え可能とし、読出し又は書込みの際は（ｌ×
ｍ）カラム×ｎロウとし、指定された実アドレス
に対応するエントリを無効にする際はｌカラム×
（ｍ×ｎ）ロウとして、各ｌカラムのメモリの内
容を同時に読出して該当実アドレスと比較し、一
致が検出された各々のｌカラムルメモリに対しそ
のカラムのエントリを無効にすることを特徴とす
るアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248680A JPS60138654A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248680A JPS60138654A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138654A JPS60138654A (ja) | 1985-07-23 |
| JPH0439099B2 true JPH0439099B2 (ja) | 1992-06-26 |
Family
ID=17181732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248680A Granted JPS60138654A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138654A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2641319B2 (ja) * | 1990-08-20 | 1997-08-13 | 日本電気株式会社 | アドレス変換バッファクリア方式 |
| JPH0981459A (ja) * | 1995-09-19 | 1997-03-28 | Hitachi Ltd | アドレス変換バッファ装置 |
-
1983
- 1983-12-27 JP JP58248680A patent/JPS60138654A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60138654A (ja) | 1985-07-23 |
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