JPH0356518B2

JPH0356518B2 -

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Publication number: JPH0356518B2
Application number: JP15418785A
Authority: JP
Priority date: 1985-07-15
Filing date: 1985-07-15
Publication date: 1991-08-28
Also published as: JPS6216000A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は自動交換機等における時分割時間スイ
ツチの制御方式に関するものである。

（従来の技術）従来のこの種の時分割時間スイツチとしては、
例えば日本電信電話公社編「D70形自動交換機
〔〕」（（財）電気通信共済会、P100〜111）に記
載されている、通話路試験装置の保守スイツチが
ある。以下、これについて説明する。

第２図は前述した保守スイツチMSWの構成を
示すもので、図中、TSWは通話メモリ（時間ス
イツチ）、SCMは保持メモリ（制御メモリ）、Ｐ
−GENはパリテイジエネレータ、Ｐ−CHKはパ
リテイチエツク回路、CNTはシーケンシヤルカ
ウンタ、SEL０はデータセレクタ、SEL１はアド
レスセレクタ、REG０はオーダ・レジスタ、
REG１はアンサ・レジスタ、ORDDECはオーダ
デコーダ、TIMはタイミングジエネレータであ
る。この保守スイツチMSWでは、時分割多重化
された入ハイウエイFHW上のタイムスロツト毎
のデータ信号を、シーケンシヤルカウンタCNT
のアドレス指示に従つて通話メモリTSWに書込
み、一方、出ハイウエイBHWへの出力は保持メ
モリSCMのデータ信号をアドレスとして、通話
メモリTSWのデータ信号を読出すことにより交
換処理を実行していた。

第３図は前記交換処理の具体例、ここでは出ハ
イウエイBHWの＃０タイムスロツトと入ハイウ
エイFHWの＃３タイムスロツトとを接続した例
を示すもので、以下、詳細に説明する。

１フレームＡ・Ｂ・Ｃ…Ｚのデータ信号から
なるタイムスロツトの入ハイウエイFHWがネ
ツトワーク（図示せず）から引込まれたとする
と、通話メモリTSWは、シーケンシヤルカウ
ンタCNTで示すアドレス指定情報によつて、
通話メモリTSWの＃０番地から順番にタイム
スロツト毎のデータ信号をシーケンシヤルに書
込む。

通話メモリTSWの３番地に書かれたデータ
信号［Ｄ］を出ハイウエイBHWの０タイムス
ロツトに交換する場合には、監視試験制御装置
（図示せず）は保持メモリSCMの＃０番地（出
ハイウエイBHWのタイムスロツトに相当）に
書込データとして、＃３（入ハイウエイFHW
のデータ信号［Ｄ］のタイムスロツト番号）を
送出し、保持メモリSCM上に書込む。このよ
うに保持メモリSCMには、通話メモリTSWの
アドレス信号がランダムに書込まれている。

データ信号［Ｄ］の出ハイウエイBHWへの
読出し動作は、保持メモリSCMに書かれた通
話メモリTSWのアドレス信号をシーケンシヤ
ルカウンタCNTにより順次読出す。

読出された通話メモリTSWのアドレス信号
からタイムスロツトの信号を出ハイウエイ
BHW上に送出することによつてデータ信号
［Ｄ］を指定のタイムスロツトに交換している。

このように通常の交換処理では、保守スイツチ
MSWはシーケンシヤル書込み、ランダム読出し
交換動作を行なつている。

ところで、前述した交換処理において、保持メ
モリSCMへの書込みは、時分割時間スイツチを
制御する外部の制御装置から送られる「STバス
送出オーダ」のうち、「保持メモリ書込み」オ
ーダと「保持メモリ書込み」オーダとにより実
行される。以下、この保持メモリSCMへの書込
み動作について説明する。

前記「保持メモリ書込み」オーダはオーダレ
ジスタREG０により保持され、アドレスセレク
タSEL１を経由して保持メモリSCMの書込みア
ドレスWADDとして与えられる。次に「保持メ
モリ書込み」オーダはオーダレジスタREG０
により保持され、データセレクタSEL０を経由し
て保持メモリSCMの書込みデータWDとして、
パリテイジエネレータＰ−GENで付加されたパ
リテイビツトWDPとともに与えられる。また、
オーダレジスタREG０に保持されたオーダ部は、
オーダデコーダORDDECによりデコードされ、
ライト情報Ｗとして保持メモリSCMに与えられ
る。保持メモリSCMは与えられた書込みアドレ
スWADD、書込みデータWD、ライト情報Ｗに
基づき書込み動作を行なう。なお、書込みアドレ
スWADDは出側のタイムスロツト、書込みデー
タWDは入側のタイムスロツトに相当する。以上
の書込み動作により片方向のパスが閉成される。

また、他の片方向のパスを閉成する場合には、
前記「保持メモリ書込み」オーダ及び「保持メ
モリ書込み」オーダのデータ内容を変更し、前
記同様の書込み動作を実行することにより、達成
される。

従つて、双方向のパスを閉成する場合には、第
４図に示すように第１の「保持メモリ書込み」
オーダ及び「保持メモリ書込み」オーダ（保持
メモリ書込みＡ）により片方向のパスを閉成し、
さらに第２の「保持メモリ書込み」オーダ及び
「保持メモリ書込み」オーダ（保持メモリ書込
みＢ）により、他の片方向のパスを閉成して行な
つていた。

（発明が解決しようとする問題点）前述したように従来の時分割時間スイツチの制
御方式では、一つの双方向のパスを設定するため
に、制御装置より第１の「保持メモリ書込み」
オーダ及び「保持メモリ書込み」オーダ、並び
に第２の「保持メモリ書込み」オーダ及び「保
持メモリ書込み」オーダの４つのオーダを送出
する必要があり、制御装置の負荷が大きく、また
該制御装置と時分割時間スイツチとの間のバスの
占有時間が長いという問題点があつた。

本発明の目的は前記問題点を解決し、双方向の
パスの設定の際における制御装置の負荷やバスの
占有時間を小さくし得る時分割時間スイツチの制
御方式を実現することにある。

（問題点を解決するための手段）本発明では前記問題点を解決する為に、通話メ
モリと保持メモリと制御部とを備え、該制御部の
制御に基づいて、入ハイウエイ上のタイムスロツ
ト毎のデータ信号を通話メモリに順次書込み、外
部の制御装置からの保持メモリ書込みオーダに従
つて保持メモリに所定のデータ信号を書込み、該
保持メモリ内のデータ信号を通話メモリのアドレ
ス信号として、通話メモリに記憶したデータ信号
を出ハイウエイ上のタイムスロツト毎に読出すこ
とにより交換処理を実行する時分割時間スイツチ
の制御方式において、保持メモリに対するデータ
信号及びアドレス信号のいずれか一方を、保持メ
モリに対するデータ線に出力する第１の選択手段
と、保持メモリに対するデータ信号及びアドレス
信号のいずれか一方を、保持メモリに対するアド
レス線に出力する第２の選択手段と、外部の制御
装置からの保持メモリ書込みオーダを解読する解
読手段と、前記解読手段で特定の保持メモリ書込
みオーダを解読した時、切替信号を発生する信号
発生手段とを有し、前記切替信号に従つて、前記
データ線及びアドレス線にデータ信号及びアドレ
ス信号のうちの互いに異なる一方を、それぞれ切
替え送出するようになした。

（作用）本発明によれば、前記特定の保持メモリ書込み
オーダを通常の保持メモリ書込みオーダに続いて
送ることにより、データ信号及びアドレス信号を
交換した保持メモリの書込み動作を実行でき、双
方向のパスを閉成することができる。

（実施例）第１図は本発明方式の一実施例を示す時分割時
間スイツチの概略構成図で、図中、従来例と同一
構成部分については同一符号を持つて表わす。即
ち、MSWは時分割時間スイツチで、一面一段構
成の通話メモリTSW、保持メモリSCM及び制御
部CSとからなつている。また、CCは外部の制御
装置であり、バスを介して時分割時間スイツチ
MSW並びにその他の装置に接続されている。

第５図は制御部CSのうちの保持メモリSCMへ
の書込み制御に関する部分の詳細を示したもので
ある。同図において、１はインターフエイス部、
２はシーケンス制御部、３はデータレジスタ、４
はアドレスレジスタ、５はオーダレジスタ、６は
デコーダ、７はアンドゲート、８，９，１０はフ
リツプフロツプ、１１はメモリ制御用のタイミン
グ制御部、１２，１３，１４はセレクタ、１５は
パリテイ付加部、１６は書込みゲート、１７はタ
イミング作成回路、１８はデータ線、１９はアド
レス線である。

セレクタ１２は、保持メモリに対するデータ信
号及びアドレス信号のいずれか一方を、保持メモ
リに対するデータ線に出力する第１の選択手段を
構成するもので、データレジスタ３及びアドレス
レジスタ４の出力を入力し、そのうちのいずれか
一方をデータ線１８に出力する如くなつている。

セレクタ１３は、保持メモリに対するデータ信
号及びアドレス信号のいずれか一方を、保持メモ
リに対するアドレス線に出力する第２の選択手段
を構成するもので、データレジスタ３及びアドレ
スレジスタ４の出力を入力し、そのうちのいずれ
か一方をアドレス線１９に出力する如くなつてい
る。

デコーダ６は、外部の制御装置からのオーダ、
例えば保持メモリ書込みオーダを解読する解読手
段を構成するもので、オーダレジスタ５の内容を
解読し、各部へ信号を送出する。

タイミング作成部１１は、前記デコーダ６で特
定の保持メモリ書込みオーダを解読した時、切替
信号を発生する信号発生手段を構成するもので、
後述する特定の信号をデコーダ６から受け、切替
信号CHGTIMを前記セレクタ１２及び１３に送
出する。

第６図は制御装置CCからの保持メモリ書込み
オーダの構成例を示す。「保持メモリ書込み」
オーダは、保持メモリSCMの書込アドレス、即
ち本実施例の場合には出ハイウエイBHWのタイ
ムスロツト番号を、また「保持メモリ書込」オ
ーダは保持メモリSCMの書込むデータ、即ち本
実施例の場合は入ハイウエイFHWのタイムスロ
ツト番号を示している。「双方向保持メモリ書込
」オーダは、双方向パス閉成の為のオーダであ
り、本実施例の場合は入ハイウエイFHWのタイ
ムスロツト番号を示している。

第７図ａは片方向のパスを設定する為のオーダ
選出順位である。第７図はｂは双方向のパスを設
定する為のオーダ送出順位である。以下、第７図
ａのオーダを受信した場合の動作を説明する。

制御装置CCから「保持メモリ書込」オーダ
が送出されると、制御装置CCとのインタフエー
ス部１を経由したデータをシーケンス制御部２よ
りの同期情報SYNCによりデータレジスタ３、オ
ーダレジスタ５でラツチする。また、シーケンス
制御部２ではネームコードの一致も検出し、一致
した場合のみ、以後のシーケンスを進める。

オーダレジスタ５でラツチされたデータはデコ
ータ６で展開され、Ｗ情報が出力され、アンド
ゲート７によつてシーケンス制御部２よりのアド
レスタイミング情報ADTIMとのアンド情報がア
ドレスレジスタ４に与えられ、データレジスタ３
に保持されていたデータがアドレスレジスタ４に
転送される。

以後、図示しないが、シーケンス制御部２より
制御装置CCへの応答情報として、アンサ同期情
報ASYNCを返送し、制御シーケンスが終了す
る。

制御装置CCから「保持メモリ書込」オーダ
が送出されると、インタフエース部１を経由した
データをシーケンス制御部２よりの同期情報
SYNCによりデータレジスタ３、オーダレジスタ
５でラツチする。オーダレジスタ５でラツチされ
たデータはデコーダ６で展開され、Ｗ情報が出
力される。ネームコードが一致した場合、シーケ
ンス制御部２よりのオーダストローブ情報
ORDSTBによりＷ情報がフリツプフロツプ８
にラツチされる。

フリツプフロツプ８にラツチされたＷ情報は
タイミング作成部１１に与えられる。タイミング
作成部１１では第８図のタイムチヤートに示す如
く保持メモリSCMのクロツクに同期した書込み
ゲートイネーブルタイミングWGETIM、メモリ
制御情報MCONTを作成する。データレジスタ
３に保持されたデータはセレクタ１２及び１４を
経由して、パリテイ付加回路１５によりパリテイ
を付加されたのち、書込ゲート１６に与えられ、
第８図のタイムチヤートに示す書込ゲートイネー
ブルタイミングWGETIMが“Ｈ”レベルの時に
保持メモリSCMに与えられる。

また、アドレスレジスタ４に保持されたアドレ
ス情報は、セレクタ１３を経由して保持メモリ
SCMに与えられる。保持メモリSCMは第８図に
示すメモリ制御情報MCONTが“Ｈ”レベルの
時、供給されているアドレスにデータが書込れ
る。

シーケンス制御部２では一定時間経過後に、図
示しないが制御装置CCへの応答情報としてアン
サ同期情報ASYNCを返送する。また、リセツト
タイミング情報RSTTIMが出力され、フリツプ
フロツプ８に与えられ、フリツプフロツプ８がリ
セツトされ、書込オーダの全てのシーケンスが終
了する。

以上、第７図ａに示した片方向パス設定時の書
込動作の説明を行なつたが、以下第７図ｂに示し
た双方向パス設定時の書込動作について説明す
る。

「保持メモリ書込」オーダ受信時は先に説明
した片方向パス設定時の書込動作と同一である。

制御装置CCから「双方向保持メモリ書込」
オーダが送出されると、インタフエース部１を経
由したデータをシーケンス制御部２よりの同期情
報SYNCにより、データレジスタ３、オーダレジ
スタ５でラツチする。

オーダレジスタ５でラツチされたデータはデコ
ーダ６で展開され、BW情報が出力される。ネ
ームコードが一致した場合、シーケンス制御部２
よりのオーダストローブ情報ORDSTBにより
BW情報がフリツプフロツプ８にラツチされ
る。

フリツプフロツプ８にラツチされたBW情報
は、タイミング作成部１１に与えられる。タイミ
ング作成部１１では第９図のタイムチヤートに示
す如く、保持メモリSCMのクロツクに同期した
書込ゲートイネーブルタイミングWGETIM、メ
モリ制御情報MCONT、切替タイミング
CHGTIMを作成する。

データレジスタ３に保持されたデータは、セレ
クタ１２及び１４を経由してパリテイ付加回路１
５によりパリテイを付加された後、書込ゲート１
６に与えられ、第９図のタイムチヤートに示す書
込ゲートイネーブルタイミングWGETIMが
“Ｈ”レベルの時に、保持メモリSCMに与えられ
る。また、アドレスレジスタ４に保持されたアド
レス情報はセレクタ１３を経由して保持メモリ
SCMに与えられる。

保持メモリSCMは第９図に示すメモリ制御情
報MCONTが“Ｈ”レベルの時、供給されてい
るアドレスにデータが書込れる。次にタイミング
作成部１１より切替タイミングCHGTIM情報が
出力され、セレクタ１２，１３に与えられる。セ
レクタ１２，１３ではデータレジスタ３とアドレ
スレジスタ４に保持されている情報を切替え、保
持メモリSCMに与える。

即ち、データレジスタ３に保持されていたデー
タはセレクタ１３を経由して保持メモリSCMの
アドレス線１９へ、また、アドレスレジスタ４に
保持されていたアドレス情報はセレクタ１２及び
１４を経由しパリテイ付加部１５でパリテイを付
加し、書込ゲート１６を経由し、保持メモリ
SCMのデータ線１８へ与えられ、第９図のメモ
リ制御情報MCONTが“Ｈ”レベルの時に供給
されているアドレスにデータが書込まれる。

（発明の効果）以上説明したように本発明によれば、保持メモ
リに対するデータ信号及びアドレス信号のいずれ
か一方を、保持メモリに対するデータ線に出力す
る第１の選択手段と、保持メモリに対するデータ
信号及びアドレス信号のいずれか一方を、保持メ
モリに対するアドレス線に出力する第２の選択手
段と、外部の制御装置からの保持メモリ書込みオ
ーダを解読する解読手段と、前記解読手段で特定
の保持メモリ書込みオーダを解読した時、切替信
号を発生する信号発生手段とを有し、前記切替信
号に従つて、前記データ線及びアドレス線にデー
タ信号及びアドレス信号のうちの互いに異なる一
方を、それぞれ切替え送出するようになしたた
め、前記特定の保持メモリ書込みオーダを通常の
保持メモリ書込みオーダに続いて送ることによ
り、データ信号及びアドレス信号を交換した保持
メモリの書込み動作を実行でき、双方向のパスを
閉成することができ、従つて、制御装置より一連
のオーダを送出するのみで良く、制御装置の負荷
や制御装置と時分割時間スイツチ等との間のバス
の占有時間を短縮できる等の利点がある。

【図面の簡単な説明】

図面は本発明の説明に供するもので、第１図は
本発明方式の一実施例を示す概略構成図、第２図
は従来の時分割時間スイツチの構成を示す図、第
３図は第２図の回路による交換処理を示す説明
図、第４図は従来のパス閉成時のオーダを示す説
明図、第５図は第１図の制御部CSの保持メモリ
への書込み制御に関する構成を示す図、第６図は
第１図の回路における保持メモリ書込みオーダの
構成を示す説明図、第７図ａ，ｂは第１図の回路
におけるパス閉成時のオーダを示す図、第８図は
第１図の回路における片方向のパス閉成時の動作
タイムチヤート、第９図は第１図の回路における
双方向のパス閉成時の動作タイムチヤートであ
る。１……インタフエース部、２……制御シーケン
ス部、３……データレジスタ、４……アドレスレ
ジスタ、５……オーダレジスタ、６……デコー
ダ、８……フリツプフロツプ、１１……タイミン
グ作成部、１２，１３，１４……セレクタ。

Claims

【特許請求の範囲】１通話メモリと保持メモリと制御部とを備え、
該制御部の制御に基づいて、入ハイウエイ上のタ
イムスロツト毎のデータ信号を通話メモリに順次
書込み、外部の制御装置からの保持メモリ書込み
オーダに従つて保持メモリに所定のデータ信号を
書込み、該保持メモリ内のデータ信号を通話メモ
リのアドレス信号として、通話メモリに記憶した
データ信号を出ハイウエイ上のタイムスロツト毎
に読出すことにより交換処理を実行する時分割時
間スイツチの制御方式において、保持メモリに対するデータ信号及びアドレス信
号のいずれか一方を、保持メモリに対するデータ
線に出力する第１の選択手段と、保持メモリに対するデータ信号及びアドレス信
号のいずれか一方を、保持メモリに対するアドレ
ス線に出力する第２の選択手段と、外部の制御装置からの保持メモリ書込みオーダ
を解読する解読手段と、前記解読手段で特定の保持メモリ書込みオーダ
を解読した時、切替信号を発生する信号発生手段
とを有し、前記切替信号に従つて、前記データ線及びアド
レス線にデータ信号及びアドレス信号のうちの互
いに異なる一方を、それぞれ切替え送出するよう
になしたことを特徴とする時分割時間スイツチの制御方式。