JPH035668B2 - - Google Patents
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- JPH035668B2 JPH035668B2 JP644383A JP644383A JPH035668B2 JP H035668 B2 JPH035668 B2 JP H035668B2 JP 644383 A JP644383 A JP 644383A JP 644383 A JP644383 A JP 644383A JP H035668 B2 JPH035668 B2 JP H035668B2
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- JP
- Japan
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- electrode contact
- insulating film
- shaped
- conductivity type
- contact window
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置に係り、特に固定マスク型
続出し専用メモリ（マスクROM）とプログラム
可能な続出し専用メモリ（PROM）とが同一半
導体チツプに集積される半導体装置に関する。
続出し専用メモリ（マスクROM）とプログラム
可能な続出し専用メモリ（PROM）とが同一半
導体チツプに集積される半導体装置に関する。
(b) 従来技術と問題点
従来MIS型半導体装置に於てマスクROMは、
メモリ・セルに１重ゲートのMISトランジスタを
用い、情報に対応して所望のセル・トランジスタ
のチヤンネル領域へ不純物をイオン注入し、該ト
ランジスタのしきい値電圧（Vth）を変える方
法、或るいはセル・トランジスタ上の絶縁膜に該
トランジスタの機能領域を表出する電極コンタク
ト窓を設けるか否かの方法によつて情報が固定さ
れた構造が主として用いられていた。
メモリ・セルに１重ゲートのMISトランジスタを
用い、情報に対応して所望のセル・トランジスタ
のチヤンネル領域へ不純物をイオン注入し、該ト
ランジスタのしきい値電圧（Vth）を変える方
法、或るいはセル・トランジスタ上の絶縁膜に該
トランジスタの機能領域を表出する電極コンタク
ト窓を設けるか否かの方法によつて情報が固定さ
れた構造が主として用いられていた。
そしてPROMのメモリ・セルには、フローテ
イング・ゲートを持つた２重ゲートを有する
FAMO−Ｓ構造のMISトランジスタが主として
用いられていた。
イング・ゲートを持つた２重ゲートを有する
FAMO−Ｓ構造のMISトランジスタが主として
用いられていた。
そのため従来MIS型の半導体装置に於て、マス
クROMとPROMが同一半導体板上に併設された
構造を形成する際には、１重ゲートMISトランジ
スタとFAMOS構造のMISトランジスタの製造方
法の相違から製造工程が非常に複雑化し、製造手
番が長びくと同時に製造歩留まりも低下するとい
う問題があつた。
クROMとPROMが同一半導体板上に併設された
構造を形成する際には、１重ゲートMISトランジ
スタとFAMOS構造のMISトランジスタの製造方
法の相違から製造工程が非常に複雑化し、製造手
番が長びくと同時に製造歩留まりも低下するとい
う問題があつた。
又従来構造に於ては、上記のごとくマスク
ROM及びPROMのメモリ・セルにMISトランジ
スタが用いられたために、１セル当りの専有面積
が大きく、これらROMの高密度大容量化が制限
されるという問題もあつた。
ROM及びPROMのメモリ・セルにMISトランジ
スタが用いられたために、１セル当りの専有面積
が大きく、これらROMの高密度大容量化が制限
されるという問題もあつた。
そして更にFAMOS構造のトランジスタをメモ
リ・セルに用いたPROMに於ては、フローテイ
ング・ゲートに注入された電荷の漏出が避けられ
ないためにメモリ寿命が短くなるという問題もあ
つた。
リ・セルに用いたPROMに於ては、フローテイ
ング・ゲートに注入された電荷の漏出が避けられ
ないためにメモリ寿命が短くなるという問題もあ
つた。
(c) 発明の目的
本発明は類似の構造を有し、殆んどの製造工程
を共通になし得、且つ専有面積の小さい２種類の
メモリ素子のそれぞれによつて同一半導体基板上
にマスクROM及びPROMを形成してなる半導体
装置を提供するものであり、その目的とするとこ
ろは１チツプ上にマスクROMとPROMが併設さ
れた半導体装置の製造手番を短縮すると同時に製
造歩留まりを向上し、且つ該半導体装置の高密度
高集積化を図ろうとするものである。
を共通になし得、且つ専有面積の小さい２種類の
メモリ素子のそれぞれによつて同一半導体基板上
にマスクROM及びPROMを形成してなる半導体
装置を提供するものであり、その目的とするとこ
ろは１チツプ上にマスクROMとPROMが併設さ
れた半導体装置の製造手番を短縮すると同時に製
造歩留まりを向上し、且つ該半導体装置の高密度
高集積化を図ろうとするものである。
(d) 発明の構成
即ち本発明は半導体装置に於て、第１導電型半
導体基板面に並んで配設された複数の帯状第２導
電型領域と、該帯状第２導電型領域面に整列配設
された島状第１導電型領域と、該島状第１導電型
領域上に電極コンタクト窓を有する第１の絶縁膜
と、該第１の絶縁膜上に前記帯状第２導電型領域
を横切る方向に並んで配設され前記電極コンタク
ト窓を橋絡する金属膜配線とを有し、前記電極コ
ンタクト窓内に第２の絶縁膜が介在せしめられる
か否かによつて情報の固定がなされた固定マスク
型続出しメモリと、前記電極コンタクト窓内に上
面に第３の絶縁膜を有する第１導電型多結晶シリ
コン層が介在せしめられ、該第３の絶縁膜を電気
的に短絡せしめることにより情報が書込まれたプ
ログラム可能な続出し専用メモリとが、同一半導
体基板上に配設されてなることを特徴とする。
導体基板面に並んで配設された複数の帯状第２導
電型領域と、該帯状第２導電型領域面に整列配設
された島状第１導電型領域と、該島状第１導電型
領域上に電極コンタクト窓を有する第１の絶縁膜
と、該第１の絶縁膜上に前記帯状第２導電型領域
を横切る方向に並んで配設され前記電極コンタク
ト窓を橋絡する金属膜配線とを有し、前記電極コ
ンタクト窓内に第２の絶縁膜が介在せしめられる
か否かによつて情報の固定がなされた固定マスク
型続出しメモリと、前記電極コンタクト窓内に上
面に第３の絶縁膜を有する第１導電型多結晶シリ
コン層が介在せしめられ、該第３の絶縁膜を電気
的に短絡せしめることにより情報が書込まれたプ
ログラム可能な続出し専用メモリとが、同一半導
体基板上に配設されてなることを特徴とする。
(e) 発明の実施例
以上本発明を一実施例について、下記の図を用
いて詳細に説明する。
いて詳細に説明する。
第１図は該一実施例に配設されるマスクROM
の透視上面イ及びそのＡ−A′矢視断面図ロ、第
２図は同実施例に配設されるPROMの透視上面
図イ及びそのＡ−A′矢視断面図ロ、第３図は同
実施例に於けるメモリ・セルの配置模式図、第４
図イ乃至チは該実施例に示す半導体装置の一製造
方法例に於ける工程断面図である。
の透視上面イ及びそのＡ−A′矢視断面図ロ、第
２図は同実施例に配設されるPROMの透視上面
図イ及びそのＡ−A′矢視断面図ロ、第３図は同
実施例に於けるメモリ・セルの配置模式図、第４
図イ乃至チは該実施例に示す半導体装置の一製造
方法例に於ける工程断面図である。
例えばｎ型シリコン（Si）基板を用いた本発明
の半導体装置に配設されるマスクROMは、第１
図イ及びロに示すように、ｎ型Si基板１面にフイ
ールド酸化膜２によつて分離され、縦方向に並ん
で配設された複数の帯状p+型領域３と、該帯状
p+型領域３面に整列配設された島状n+型領域４
と、該島状n+型領域４上に電極コンタクト窓５
及び５′を有する例えばりん珪酸ガラス（PSG）
からなる第１の絶縁膜６（PSGを用いる場合はSi
面に接する領域に通常薄い酸化膜が介在せしめら
れるが本発明に関係ないので省略した）と、該第
１の絶縁膜６上に前記帯状p+型領域３を例えば
直角に横切る方向に並んで配設され、且つ前記電
極コンタクト窓５及び５′を橋絡する複数の金属
膜配線７を有し、例えば前記電極コンタクト窓
５′内に厚さ300〜500〔Å〕程度の熱酸化膜からな
る第２の絶縁膜８を介在せしめることにより情報
が固定された構造を有している。
の半導体装置に配設されるマスクROMは、第１
図イ及びロに示すように、ｎ型Si基板１面にフイ
ールド酸化膜２によつて分離され、縦方向に並ん
で配設された複数の帯状p+型領域３と、該帯状
p+型領域３面に整列配設された島状n+型領域４
と、該島状n+型領域４上に電極コンタクト窓５
及び５′を有する例えばりん珪酸ガラス（PSG）
からなる第１の絶縁膜６（PSGを用いる場合はSi
面に接する領域に通常薄い酸化膜が介在せしめら
れるが本発明に関係ないので省略した）と、該第
１の絶縁膜６上に前記帯状p+型領域３を例えば
直角に横切る方向に並んで配設され、且つ前記電
極コンタクト窓５及び５′を橋絡する複数の金属
膜配線７を有し、例えば前記電極コンタクト窓
５′内に厚さ300〜500〔Å〕程度の熱酸化膜からな
る第２の絶縁膜８を介在せしめることにより情報
が固定された構造を有している。
なお上記マスクROMに於いては島状n+型領域
４と帯状p+型領域３で形成されるダイオードが
メモリ・セルとなる。
４と帯状p+型領域３で形成されるダイオードが
メモリ・セルとなる。
又上記半導体装置に配置されるPROMは第２
図イ及びロに示すように、上記マスクROMと同
様にｎ型Si基板１面に、フイールド酸化膜２で分
離された複数の帯状p+型領域３面に整列配設さ
れた島状n+型領域３と、該帯状p+型領域３面に
整列配設された島状n+型領域と、該島状n+型領
域４上に電極コンタクト窓５及び５′を有する第
１の絶縁膜６とを有している。そして該PROM
に於ては前記電極コンタクト窓５及び５′上に選
択的に島状n+型領域４面にオーミツクに接する
厚さ500〜100〔Å〕程度のn+型多結晶Si層パター
ン９が配設され、該n+型多結晶Si層パターン９上
に例えば熱酸化膜からなる厚さ500〜800〔Å〕程
度の第３の絶縁膜１０が形成され、該電極コンタ
クト窓５及び５′上に前記帯状p+型領域３を例え
ば直角に横切る方向に電極コンタクト窓５及び
５′を橋絡する複数の金属膜配線７が配設されて
おり金属膜配線７と帯状p+型領域３との間に順
方向に電圧を印加して所望の電極コンタクト窓
５′部の前記第３の絶縁膜１０を破壊導通（導通
路１１）せしめることによつて情報が書込まれた
構造を有している。
図イ及びロに示すように、上記マスクROMと同
様にｎ型Si基板１面に、フイールド酸化膜２で分
離された複数の帯状p+型領域３面に整列配設さ
れた島状n+型領域３と、該帯状p+型領域３面に
整列配設された島状n+型領域と、該島状n+型領
域４上に電極コンタクト窓５及び５′を有する第
１の絶縁膜６とを有している。そして該PROM
に於ては前記電極コンタクト窓５及び５′上に選
択的に島状n+型領域４面にオーミツクに接する
厚さ500〜100〔Å〕程度のn+型多結晶Si層パター
ン９が配設され、該n+型多結晶Si層パターン９上
に例えば熱酸化膜からなる厚さ500〜800〔Å〕程
度の第３の絶縁膜１０が形成され、該電極コンタ
クト窓５及び５′上に前記帯状p+型領域３を例え
ば直角に横切る方向に電極コンタクト窓５及び
５′を橋絡する複数の金属膜配線７が配設されて
おり金属膜配線７と帯状p+型領域３との間に順
方向に電圧を印加して所望の電極コンタクト窓
５′部の前記第３の絶縁膜１０を破壊導通（導通
路１１）せしめることによつて情報が書込まれた
構造を有している。
第３図は本発明の構造を有する半導体チツプに
於けるメモリ・セルの一配置例を模式的に示した
もので、図中MRはマスクROM配設領域、PRは
PROM配設領域を表わしている。
於けるメモリ・セルの一配置例を模式的に示した
もので、図中MRはマスクROM配設領域、PRは
PROM配設領域を表わしている。
次いで上記半導体装置の製造方法を、一実施例
を用い第４図イ乃至チを参照して説明する。
を用い第４図イ乃至チを参照して説明する。
上記本発明の構造を有する半導体装置を形成す
るに際しては、先ず例えば通常の選択酸化（LO
−COS）法を用いｎ型Si基板１上のマスクROM
配設領域（MR）面及びPROM配設領域（PR）
面にフイールド酸化膜２によつて分離された例え
ば平行な複数行の帯状セル配設領域１２を形成す
る。なおフイールド酸化膜２の下部にはチヤネ
ル・カツト領域（図示せず）が形成されることも
ある。次いでフイールド酸化膜２をマスクにして
セル配設領域１２面に選択的にｐ型不純物例えば
硼素B+を高濃度にイオン注入し、所望のアニー
ル処理を施して該領域に例えば深さ１〔μｍ〕程
度の帯状p+型領域３を形成する。
るに際しては、先ず例えば通常の選択酸化（LO
−COS）法を用いｎ型Si基板１上のマスクROM
配設領域（MR）面及びPROM配設領域（PR）
面にフイールド酸化膜２によつて分離された例え
ば平行な複数行の帯状セル配設領域１２を形成す
る。なおフイールド酸化膜２の下部にはチヤネ
ル・カツト領域（図示せず）が形成されることも
ある。次いでフイールド酸化膜２をマスクにして
セル配設領域１２面に選択的にｐ型不純物例えば
硼素B+を高濃度にイオン注入し、所望のアニー
ル処理を施して該領域に例えば深さ１〔μｍ〕程
度の帯状p+型領域３を形成する。
（以上第４図イ参照）
次いで該基板上に通常の化学相成長（CVD）
法等によりPSG膜等からなる（通常下部に熱酸
化膜が設けらるが図では省略してある）厚さ0.8
〜１〔μｍ〕程度の第１絶縁膜６を形成し、次い
で通常のフオトリングラフイ技術により該第１の
絶縁膜６に電極コンタクト窓５及び５′を形成す
る。なお該電極コンタクト窓は各帯状p+型領域
３上にその長さ方向に沿つて複数個形成される。
次いで各電極コンタクト窓５及び５′から選択的
にｎ型不純物（例えばひ素As+）を高濃度にイオ
ン注入し、所定のアニール処理を施してp+領域
３内に例えば0.4〜0.5〔μｍ〕程度の深さを有す
る島状n+型領域を形成する。
法等によりPSG膜等からなる（通常下部に熱酸
化膜が設けらるが図では省略してある）厚さ0.8
〜１〔μｍ〕程度の第１絶縁膜６を形成し、次い
で通常のフオトリングラフイ技術により該第１の
絶縁膜６に電極コンタクト窓５及び５′を形成す
る。なお該電極コンタクト窓は各帯状p+型領域
３上にその長さ方向に沿つて複数個形成される。
次いで各電極コンタクト窓５及び５′から選択的
にｎ型不純物（例えばひ素As+）を高濃度にイオ
ン注入し、所定のアニール処理を施してp+領域
３内に例えば0.4〜0.5〔μｍ〕程度の深さを有す
る島状n+型領域を形成する。
なおB+とAs+の注入深さを変え、アニール処
理を同時に行つてもよい （以上第４図ロ参照） 次いで通常の熱酸化法により各電極コンタクト
窓５及び５′内に表出する島状n+型領域４面に厚
さ例えば300〜500〔Å〕程度の二酸化シリコン
（SiO2）からなる第２の絶縁膜８を形成する。
理を同時に行つてもよい （以上第４図ロ参照） 次いで通常の熱酸化法により各電極コンタクト
窓５及び５′内に表出する島状n+型領域４面に厚
さ例えば300〜500〔Å〕程度の二酸化シリコン
（SiO2）からなる第２の絶縁膜８を形成する。
（以上第４図ハ参照）
次いでマスクROM配設領域MR上を選択的に
レジスト膜（図示せず）で覆つて、前記第２の絶
縁膜８をウオツシユ・アウトしPROM配設領域
PRの電極コンタクト窓５及び５′内に島状n+型領
域４面を表出させる。（以上第４図ニ参照） 次いで該基板上に、例えば厚さ500〜1000〔Å〕
程度のn+型多結晶Si層９をドープド・ポリシリコ
ン成長方法或るいはノンドーブ・ポリSiにｎ型不
純物をイオン注入等により導入する方法を用いて
形成し、次いで通常のフオト・リソグラフイ技術
によりパターンニングし、PROM配設領域
（PR）の電極コンタクト窓５及び５′上に選択的
に島状n+型領域４に直に接するn+型多結晶Siパ
ターン９を形成する。（以上第４図ホ参照） 次いで例えば通常の熱酸化法により前記n+型
多結晶Si層パターン９上に例えば厚さ500〜800
〔Å〕程度のSiO2膜からなる第３の絶膜１０を形
成する。なお該第３の絶縁膜を形成している不純
物が高濃度にドーブされた多結晶Siの熱酸化膜は
通常の熱酸化膜より絶縁耐圧が低く、上記膜厚に
於ては５〜15〔Ｖ〕程度の電圧で破壊することが
可能である。
レジスト膜（図示せず）で覆つて、前記第２の絶
縁膜８をウオツシユ・アウトしPROM配設領域
PRの電極コンタクト窓５及び５′内に島状n+型領
域４面を表出させる。（以上第４図ニ参照） 次いで該基板上に、例えば厚さ500〜1000〔Å〕
程度のn+型多結晶Si層９をドープド・ポリシリコ
ン成長方法或るいはノンドーブ・ポリSiにｎ型不
純物をイオン注入等により導入する方法を用いて
形成し、次いで通常のフオト・リソグラフイ技術
によりパターンニングし、PROM配設領域
（PR）の電極コンタクト窓５及び５′上に選択的
に島状n+型領域４に直に接するn+型多結晶Siパ
ターン９を形成する。（以上第４図ホ参照） 次いで例えば通常の熱酸化法により前記n+型
多結晶Si層パターン９上に例えば厚さ500〜800
〔Å〕程度のSiO2膜からなる第３の絶膜１０を形
成する。なお該第３の絶縁膜を形成している不純
物が高濃度にドーブされた多結晶Siの熱酸化膜は
通常の熱酸化膜より絶縁耐圧が低く、上記膜厚に
於ては５〜15〔Ｖ〕程度の電圧で破壊することが
可能である。
（以上第４図ヘ参照）
次いでマスクROM領域（MR）上の所定の情
報を固定しようとする電極コンタクト窓５′上を
除いて該基板面をレジスト膜（図示せず）で覆つ
て、前記電極コンタクト窓５′内の第２の絶縁膜
８をウオツシユ・アウトし、該電極コンタクト窓
５′内に島状n+型領域４面を表出させる。（以上
第４図ト参照） 次いで通常の膜配線形成方法を用い、マスク
ROM配設領域（MR）及びPROM配設領域
（PR）上に前記コンタクト窓５及び５′を前記帯
状p+型領域３上を例えば直角に横切る方向に橋
絡する複数のアルミニウム等の金属膜配線７を形
成し、次いで所望の書込み情報に対応して
PROM配設領域（pR）の所望の帯状p+型領域３
と所望の金属膜配線７間に、帯状p+型領域３と
島状n+型領域４間の接合に対して順方向に５〜
15〔Ｖ〕程度の電圧を印加し、所望の電極コンタ
クト窓５′部に配設されたn+型多結晶Siパターン
９上の第３の絶縁膜１０を破壊して金属膜配線７
と帯状p+型領域３とをpn接合を導通せしめるこ
とにより、該電極コンタクト窓５′部に情報の書
込みがなされる。なお図中１１は第３の絶縁膜の
導通部を示している。（以上第４図チ参照） 次いで図示しないが、表面保護絶縁膜の形成、
ダイジング等がなされて該半導体装置が完成す
る。
報を固定しようとする電極コンタクト窓５′上を
除いて該基板面をレジスト膜（図示せず）で覆つ
て、前記電極コンタクト窓５′内の第２の絶縁膜
８をウオツシユ・アウトし、該電極コンタクト窓
５′内に島状n+型領域４面を表出させる。（以上
第４図ト参照） 次いで通常の膜配線形成方法を用い、マスク
ROM配設領域（MR）及びPROM配設領域
（PR）上に前記コンタクト窓５及び５′を前記帯
状p+型領域３上を例えば直角に横切る方向に橋
絡する複数のアルミニウム等の金属膜配線７を形
成し、次いで所望の書込み情報に対応して
PROM配設領域（pR）の所望の帯状p+型領域３
と所望の金属膜配線７間に、帯状p+型領域３と
島状n+型領域４間の接合に対して順方向に５〜
15〔Ｖ〕程度の電圧を印加し、所望の電極コンタ
クト窓５′部に配設されたn+型多結晶Siパターン
９上の第３の絶縁膜１０を破壊して金属膜配線７
と帯状p+型領域３とをpn接合を導通せしめるこ
とにより、該電極コンタクト窓５′部に情報の書
込みがなされる。なお図中１１は第３の絶縁膜の
導通部を示している。（以上第４図チ参照） 次いで図示しないが、表面保護絶縁膜の形成、
ダイジング等がなされて該半導体装置が完成す
る。
(f) 発明の効果
上記製造方法の実施例から明らかなように、本
発明の構造を用いることにより、比較的単純でし
かも殆んど共通な製造工程で同一半導体基板上に
マスクROMとPROMを併設せしめることができ
る。
発明の構造を用いることにより、比較的単純でし
かも殆んど共通な製造工程で同一半導体基板上に
マスクROMとPROMを併設せしめることができ
る。
従つて本発明によればマスクROMとPROMを
具備した半導体メモリ装置の製造手番の短縮及び
製造歩留まりの向上が図れる。
具備した半導体メモリ装置の製造手番の短縮及び
製造歩留まりの向上が図れる。
又本発明の構造に於てはダイオードがメモリ・
セルとして用いられるのでメモリ・セルの専有面
積が縮小できる。
セルとして用いられるのでメモリ・セルの専有面
積が縮小できる。
従つて本発明は上記半導体メモリ装置の高密度
高集積化に有効である。
高集積化に有効である。
第１図は本発明の一実施例に於けるマスク
ROMの透視上面図イ及びＡ−A′矢視断面図ロ、
第２図は同実施例に於けるPROMの透視上面図
イ及びＡ−A′矢視断面図ロ、第３図は同実施例
に於けるメモリ・セルの配置模式図、第４図イ乃
至チは同実施例に於ける製造工程断面図である。 図に於て、１はｎ型シリコン基板、２はフイー
ルド酸化膜、３は帯状p+型領域、４は島状n+型
領域、５及び５′は電極コンタクト窓、６は第１
の絶縁膜、７は金属膜配線、８は第２の絶縁膜、
９はn+型多結晶シリコン層パターン、１０は第
３の絶縁膜、１１は導通部、MRはマスクROM
配設領域、PRはPROM配設領域を示す。
ROMの透視上面図イ及びＡ−A′矢視断面図ロ、
第２図は同実施例に於けるPROMの透視上面図
イ及びＡ−A′矢視断面図ロ、第３図は同実施例
に於けるメモリ・セルの配置模式図、第４図イ乃
至チは同実施例に於ける製造工程断面図である。 図に於て、１はｎ型シリコン基板、２はフイー
ルド酸化膜、３は帯状p+型領域、４は島状n+型
領域、５及び５′は電極コンタクト窓、６は第１
の絶縁膜、７は金属膜配線、８は第２の絶縁膜、
９はn+型多結晶シリコン層パターン、１０は第
３の絶縁膜、１１は導通部、MRはマスクROM
配設領域、PRはPROM配設領域を示す。
Claims (1)
- １ 第１導電型半導体基板面に並んで配設された
複数の帯状第２導電型領域と、該帯状第２導電型
領域面に整列配設された島状第１導電型領域と、
該島状第１導電型領域上に電極コンタクト窓を有
する第１の絶縁膜と、該第１の絶縁膜上に前記帯
状第２導電型領域を横切る方向に並んで配設され
前記電極コンタクト窓を橋絡する複数の金属膜配
線とを有し、前記電極コンタクト窓内に第２の絶
膜が介在せしめられるか否かによつて情報が固定
されてなる固定マスク型続出し専用メモリと、前
記電極コンタクト窓内に上面に第３の絶縁膜を有
する第１導電型多結晶シリコン層が介在せしめら
れ、該第３の絶縁膜を電気的に短絡せしめること
により情報が書込まれてなるプログラム可能な続
出し専用メモリとが、同一半導体基板上に配設さ
れてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006443A JPS59132160A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006443A JPS59132160A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132160A JPS59132160A (ja) | 1984-07-30 |
| JPH035668B2 true JPH035668B2 (ja) | 1991-01-28 |
Family
ID=11638542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006443A Granted JPS59132160A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132160A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034271B2 (ja) * | 1983-01-28 | 1985-08-07 | 三洋電機株式会社 | プログラマブルｒｏｍ |
| US7817456B2 (en) * | 2006-12-22 | 2010-10-19 | Sidense Corp. | Program lock circuit for a mask programmable anti-fuse memory array |
-
1983
- 1983-01-18 JP JP58006443A patent/JPS59132160A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132160A (ja) | 1984-07-30 |
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