JPH035688B2 - - Google Patents
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- Publication number
- JPH035688B2 JPH035688B2 JP57054706A JP5470682A JPH035688B2 JP H035688 B2 JPH035688 B2 JP H035688B2 JP 57054706 A JP57054706 A JP 57054706A JP 5470682 A JP5470682 A JP 5470682A JP H035688 B2 JPH035688 B2 JP H035688B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switch
- collector
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/68—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors specially adapted for switching AC currents or voltages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラトランジスタを用いたスイ
ツチ回路に関し、特に高電圧の交流信号を断続す
る半導体スイツチ回路に関するものである。
ツチ回路に関し、特に高電圧の交流信号を断続す
る半導体スイツチ回路に関するものである。
従来、交流信号を断続するために種々のスイツ
チ回路が用いられているが、第１図は、テープレ
コーダーの録音及び再生時にヘツドを切換るため
に使用されているデスクリート品で構成したスイ
ツチ回路の１例である。この従来のスイツチの動
作は、コントロール端子１０５に＋5Vを印加す
るとNPNトランジスタ５及びPNPトランジスタ
３がオンするため、スイツチ用トランジスタ１，
２にベース電流が供給されスイツチ端子１０２
が、トランジスタ１のコレクタ→同エミツタ→ト
ランジスタ２のエミツタ→同コレクタ→グランド
１０１の径路で接地される。次に、コントロール
端子１０５が接地されると、トランジスタ３，５
がオフとなるため、トランジスタ１，２のベース
電流が遮断される。この時、スイツチ端子１０２
には正負の交流信号、例えば±50Vが印加され
る。これは、テープへ録音するために録音信号と
共に高電圧の高周波バイアス信号を与えなければ
ならないからである。
チ回路が用いられているが、第１図は、テープレ
コーダーの録音及び再生時にヘツドを切換るため
に使用されているデスクリート品で構成したスイ
ツチ回路の１例である。この従来のスイツチの動
作は、コントロール端子１０５に＋5Vを印加す
るとNPNトランジスタ５及びPNPトランジスタ
３がオンするため、スイツチ用トランジスタ１，
２にベース電流が供給されスイツチ端子１０２
が、トランジスタ１のコレクタ→同エミツタ→ト
ランジスタ２のエミツタ→同コレクタ→グランド
１０１の径路で接地される。次に、コントロール
端子１０５が接地されると、トランジスタ３，５
がオフとなるため、トランジスタ１，２のベース
電流が遮断される。この時、スイツチ端子１０２
には正負の交流信号、例えば±50Vが印加され
る。これは、テープへ録音するために録音信号と
共に高電圧の高周波バイアス信号を与えなければ
ならないからである。
かかるスイツチ回路をＰ型半導体基板上に集積
回路化した場合（通常、Ｐ型半導体基板上にＮ型
エピタキシヤル層を形成し、これをPN接合分離
によつて複数の島状領域に分け、この一つの島領
域をNPNトランジスタのコレクタとし、また
PNPトランジスタのベースとする。）、トランジ
スタ１のコレクタに正負の高電圧が印加される結
果、分離のために基板電位をスイツチに印加され
る最低電位、上述の例では−50V以下にしなけれ
ばならない。このため、半導体基板とトランジス
タ１のコレクタ間には最大100Vの高電圧が印加
されることになり、100V高耐圧の半導体素子が
必要になる。さらに、−50Vのバイアス電源が必
要になる。これらの問題が生じるため、第１図の
回路は半導体集積回路で構成するには適さない回
路である。
回路化した場合（通常、Ｐ型半導体基板上にＮ型
エピタキシヤル層を形成し、これをPN接合分離
によつて複数の島状領域に分け、この一つの島領
域をNPNトランジスタのコレクタとし、また
PNPトランジスタのベースとする。）、トランジ
スタ１のコレクタに正負の高電圧が印加される結
果、分離のために基板電位をスイツチに印加され
る最低電位、上述の例では−50V以下にしなけれ
ばならない。このため、半導体基板とトランジス
タ１のコレクタ間には最大100Vの高電圧が印加
されることになり、100V高耐圧の半導体素子が
必要になる。さらに、−50Vのバイアス電源が必
要になる。これらの問題が生じるため、第１図の
回路は半導体集積回路で構成するには適さない回
路である。
第２図は半導体集積回路で構成するように提案
されている従来のスイツチ回路の回路例である。
第１図と異なるところは、トランジスタ５のコレ
クタにダイオード接続のトランジスタを設け、こ
のダイオードによりトランジスタをカレントミラ
ー機成とし、この出力をトランジスタ１のベース
に供給し、コレクタを接地してエミツタを端子１
に接続する。この場合、スイツチ遮断時にもトラ
ンジスタ１のコレクタに正負の電圧が印加される
ことはない。しかしながら、トランジスタ１のコ
レクタが接地されているからこのベース−エミツ
タ間に高電圧が印加されることになり、よつてベ
ース−エミツタ逆耐圧の高い特別なトランジスタ
構造とする必要がある。すなわち、一般的なIC
におけるトランジスタのEB耐圧は10V以下であ
るが、この場合には50V以上なければならない。
されている従来のスイツチ回路の回路例である。
第１図と異なるところは、トランジスタ５のコレ
クタにダイオード接続のトランジスタを設け、こ
のダイオードによりトランジスタをカレントミラ
ー機成とし、この出力をトランジスタ１のベース
に供給し、コレクタを接地してエミツタを端子１
に接続する。この場合、スイツチ遮断時にもトラ
ンジスタ１のコレクタに正負の電圧が印加される
ことはない。しかしながら、トランジスタ１のコ
レクタが接地されているからこのベース−エミツ
タ間に高電圧が印加されることになり、よつてベ
ース−エミツタ逆耐圧の高い特別なトランジスタ
構造とする必要がある。すなわち、一般的なIC
におけるトランジスタのEB耐圧は10V以下であ
るが、この場合には50V以上なければならない。
本発明は上記欠点を除去し、半導体基板をバイ
アスする負電源が必要でなく、しかもEB耐圧も
一般的な10V以下の素子を用いて、高耐圧の半導
体スイツチ回路を提供するものである。
アスする負電源が必要でなく、しかもEB耐圧も
一般的な10V以下の素子を用いて、高耐圧の半導
体スイツチ回路を提供するものである。
本発明によるスイツチ回路は、第一極性の第一
のトランジスタのエミツタをスイツチ端子とし、
このコレクタを第一極性の第二のバイポーラトラ
ンジスタのコレクタに接続し、第２のトランジス
タのエミツタを接地してスイツチ端子に印加され
る交流信号を第１、第２のトランジスタの直列回
路によつて接地また開放し、第１のバイポーラト
ランジスタのベース電流の供給を第二極性のトラ
ンジスタのコレクタを出力端子とするドライブ回
路により行ない、ドライブ回路への電源は順方向
のPNダイオードを介して供給することを特徴と
する。
のトランジスタのエミツタをスイツチ端子とし、
このコレクタを第一極性の第二のバイポーラトラ
ンジスタのコレクタに接続し、第２のトランジス
タのエミツタを接地してスイツチ端子に印加され
る交流信号を第１、第２のトランジスタの直列回
路によつて接地また開放し、第１のバイポーラト
ランジスタのベース電流の供給を第二極性のトラ
ンジスタのコレクタを出力端子とするドライブ回
路により行ない、ドライブ回路への電源は順方向
のPNダイオードを介して供給することを特徴と
する。
以下、本発明の実施例について図面を用いて説
明する。
明する。
第３図は本発明の一実施例の回路図である。こ
のスイツチ回路はNPNトランジスタ１のエミツ
タをスイツチ端子１０２とし、このトランジスタ
１のコレクタをNPNトランジスタ２のコレクタ
に接続してこのトランジスタ２のエミツタを端子
１０１で接地する。PNPトランジスタ３，４お
よびNPNトランジスタ５よりなるドライブ回路
７の出力端子１０３をトランジスタ１のベースに
接続する。ドライブ回路７の電源はダイオード６
を介して電源端子Vccに接続する。また、ドライ
ブ回路７はコントロール端子１０５をもち、トラ
ンジスタ２はベース端子１０６を入力として構成
されている。ドライブ回路７の出力１０３が高耐
圧のPNP Tr３のコレクタであることとVccにダ
イオード１０４を挿入したことによつて、ドライ
ブ回路７のコントロール電流を０としたとき、出
力１０３が正負の高い印加電圧に対してフローテ
イング状態になることが特長の１つである。そし
て、このドライブ回路７およびトランジスタ１，
２は集積回路１００として構成されており、Vcc
端子、接地端子１０１およびコントロール端子１
０５′をもつ。
のスイツチ回路はNPNトランジスタ１のエミツ
タをスイツチ端子１０２とし、このトランジスタ
１のコレクタをNPNトランジスタ２のコレクタ
に接続してこのトランジスタ２のエミツタを端子
１０１で接地する。PNPトランジスタ３，４お
よびNPNトランジスタ５よりなるドライブ回路
７の出力端子１０３をトランジスタ１のベースに
接続する。ドライブ回路７の電源はダイオード６
を介して電源端子Vccに接続する。また、ドライ
ブ回路７はコントロール端子１０５をもち、トラ
ンジスタ２はベース端子１０６を入力として構成
されている。ドライブ回路７の出力１０３が高耐
圧のPNP Tr３のコレクタであることとVccにダ
イオード１０４を挿入したことによつて、ドライ
ブ回路７のコントロール電流を０としたとき、出
力１０３が正負の高い印加電圧に対してフローテ
イング状態になることが特長の１つである。そし
て、このドライブ回路７およびトランジスタ１，
２は集積回路１００として構成されており、Vcc
端子、接地端子１０１およびコントロール端子１
０５′をもつ。
今、入力端子１０５，１０６を接地した場合、
トランジスタ１〜５がすべてオフする。この時、
スイツチ端子１０２に正負の高電圧が印加され
る。まず、正電圧が印加されると、トランジスタ
１のEB（エミツタ−ベース）逆耐は10V以下と低
いため、このトランジスタ１のベースすなわちド
ライブ回路の出力端子１０３の電位も上昇する。
トランジスタ３はPNP型であるのでこのＣ−Ｂ
間（コレクタ−ベース間）が順方向にバイアスさ
れ、よつてそのベース電位も上昇する。また、ト
ランジスタ３に接続されたダイオード接続トラン
ジスタ４のCB及びTr５のコレクタ電位も上昇す
る。更に、トランジスタ４，５のEB逆耐圧が近
いと、ダイオード６のＮ側電圧が上昇する。しか
し、トランジスタ５はオフしており、またダイオ
ード６も逆バイアスされるため、出力１０３はフ
ローテイング状態で電流のもれはない。このと
き、ダイオード６への逆バイアスはかなり高いの
で、このダイオードはトランジスタのコレクタ・
ベース接合を使用している。更に、トランジスタ
１のCB結合を通してトランジスタ１および２の
コレクタ電位も上昇するが、トランジスタ２がオ
フしているため、スイツチ端子１０２は遮断され
る。
トランジスタ１〜５がすべてオフする。この時、
スイツチ端子１０２に正負の高電圧が印加され
る。まず、正電圧が印加されると、トランジスタ
１のEB（エミツタ−ベース）逆耐は10V以下と低
いため、このトランジスタ１のベースすなわちド
ライブ回路の出力端子１０３の電位も上昇する。
トランジスタ３はPNP型であるのでこのＣ−Ｂ
間（コレクタ−ベース間）が順方向にバイアスさ
れ、よつてそのベース電位も上昇する。また、ト
ランジスタ３に接続されたダイオード接続トラン
ジスタ４のCB及びTr５のコレクタ電位も上昇す
る。更に、トランジスタ４，５のEB逆耐圧が近
いと、ダイオード６のＮ側電圧が上昇する。しか
し、トランジスタ５はオフしており、またダイオ
ード６も逆バイアスされるため、出力１０３はフ
ローテイング状態で電流のもれはない。このと
き、ダイオード６への逆バイアスはかなり高いの
で、このダイオードはトランジスタのコレクタ・
ベース接合を使用している。更に、トランジスタ
１のCB結合を通してトランジスタ１および２の
コレクタ電位も上昇するが、トランジスタ２がオ
フしているため、スイツチ端子１０２は遮断され
る。
次にスイツチ端子１０２に負電圧が印加された
場合、トランジスタ１のベース及びトランジスタ
３のコレクタが負になる。この時、トランジスタ
３はオフしているため、トランジスタ１もオフし
てスイツチ端子１０２が遮断される。
場合、トランジスタ１のベース及びトランジスタ
３のコレクタが負になる。この時、トランジスタ
３はオフしているため、トランジスタ１もオフし
てスイツチ端子１０２が遮断される。
スイツチをオンする場合には、端子１０５，１
０６に電流を流入させる。これによつてトランジ
スタ５がオンしてカレントミラーを構成するトラ
ンジスタ３，４がオンし、電源Vccよるダイオー
ド６を介してトランジスタ１にベース電流が供給
される。また、入力端子１０６の流入電流によつ
てトランジスタ１，２がONしてスイツチ端子１
０２は接地される。
０６に電流を流入させる。これによつてトランジ
スタ５がオンしてカレントミラーを構成するトラ
ンジスタ３，４がオンし、電源Vccよるダイオー
ド６を介してトランジスタ１にベース電流が供給
される。また、入力端子１０６の流入電流によつ
てトランジスタ１，２がONしてスイツチ端子１
０２は接地される。
以上説明したように本スイツチ回路では、スイ
ツチオフ状態においてどのNPNトランジスタの
コレクタにも負の電圧は印加されずまた、どの
PNP Trのベースにも負電圧が印加されない。従
つて、Ｐ型半導体基板内にNPN Trのコレクタ
及びPNP Trのベース領域をPN接合分離によつ
て形成し、半導体スイツチ回路を構成する場合に
おいて、基板電位を接地するのみで各素子の絶縁
分離することができるため、基板バイアス用の負
電流が不要である。また、EB接合の耐圧もスイ
ツチとしての印加電圧よりも低く例えば10V以下
でもよく、高耐圧の半導体スイツチ回路を提供す
ることができる。
ツチオフ状態においてどのNPNトランジスタの
コレクタにも負の電圧は印加されずまた、どの
PNP Trのベースにも負電圧が印加されない。従
つて、Ｐ型半導体基板内にNPN Trのコレクタ
及びPNP Trのベース領域をPN接合分離によつ
て形成し、半導体スイツチ回路を構成する場合に
おいて、基板電位を接地するのみで各素子の絶縁
分離することができるため、基板バイアス用の負
電流が不要である。また、EB接合の耐圧もスイ
ツチとしての印加電圧よりも低く例えば10V以下
でもよく、高耐圧の半導体スイツチ回路を提供す
ることができる。
第４図は更に改良した本発明の第２の実施例で
ある。スイツチ回路の入力はPNPトランジスタ
１０，１１によるコンパレータに入る。１０７は
基準電圧端子で、集積回路１００の内部でつくら
れた基準電圧が供給される。コンパレータの出力
はNPNトランジスタ５，９によるカレントミラ
ーで反転し、更にPNPトランジスタ３，４、お
よび８のカレントミラーで反転してNPNスイツ
チトランジスタ１，２をドライブする。改良され
た本回路の特徴は、スイツチトランジスタ２も、
PNPトランジスタ８でドライブし、更に、定電
流源１６がエミツタに接続されたトランジスタ１
０，１１を含むコンパレータでスイツチ回路の入
力部を構成したことにより、入力信号に対するス
イツチオン、オフ特性が急峻になること及びスイ
ツチトランジスタ１，２を定電流ドライブするこ
とによつて、スイツチオンにおけるスイツチ直列
抵抗の直線性が良くなること、そして高電圧がＣ
−Ｅ間に印加されるトランジスタ１，２，３，４
および５のＢ−Ｅ間に抵抗１２，１３，１４およ
び１５を接線したことにより、第１の実施例では
BVCEOで定まつた耐圧が更に高いBVCERまで使用
可能となる点である。
ある。スイツチ回路の入力はPNPトランジスタ
１０，１１によるコンパレータに入る。１０７は
基準電圧端子で、集積回路１００の内部でつくら
れた基準電圧が供給される。コンパレータの出力
はNPNトランジスタ５，９によるカレントミラ
ーで反転し、更にPNPトランジスタ３，４、お
よび８のカレントミラーで反転してNPNスイツ
チトランジスタ１，２をドライブする。改良され
た本回路の特徴は、スイツチトランジスタ２も、
PNPトランジスタ８でドライブし、更に、定電
流源１６がエミツタに接続されたトランジスタ１
０，１１を含むコンパレータでスイツチ回路の入
力部を構成したことにより、入力信号に対するス
イツチオン、オフ特性が急峻になること及びスイ
ツチトランジスタ１，２を定電流ドライブするこ
とによつて、スイツチオンにおけるスイツチ直列
抵抗の直線性が良くなること、そして高電圧がＣ
−Ｅ間に印加されるトランジスタ１，２，３，４
および５のＢ−Ｅ間に抵抗１２，１３，１４およ
び１５を接線したことにより、第１の実施例では
BVCEOで定まつた耐圧が更に高いBVCERまで使用
可能となる点である。
上記実施例では、テープレコーダーのヘツド切
り換え回路について述べたが、その他の交流スイ
ツチ回路にも同様に適用できる。
り換え回路について述べたが、その他の交流スイ
ツチ回路にも同様に適用できる。
以上説明したように、本発明によれば、基板バ
イアス用電源が不要で、EB電圧が高くない通常
のPN接合分離構造が可能な高耐圧の半導体スイ
ツチ回路が得られる。
イアス用電源が不要で、EB電圧が高くない通常
のPN接合分離構造が可能な高耐圧の半導体スイ
ツチ回路が得られる。
第１図は従来のテープレコーダーヘツド切換ス
イツチの回路図、第２図は従来の他のスイツチ回
路図、第３図は本発明の一実施例の回路図、第４
図は更に改良した本発明の第２の実施例の回路図
である。 １，２……スイツチ用NPN Tr、３……ドラ
イブ用PNP Tr、４……カレントミラーTr、５
……NPN Tr、６……ダイオード、７……ドラ
イブ回路、８……ドライブ用PNP Tr、９……カ
レントミラーTr、１０，１１……コンパレータ
用Tr、１２〜１５……トランジスタのEBに接続
した抵抗、１６……定電流源、１０１……グラン
ド端子、１０２……スイツチ端子、１０３……ド
ライブ回路出力、１０４……ドライブ回路電源端
子、１０５……ドライブ回路コントロール端子、
１０６……ドライブ端子、１００……集積回路。
イツチの回路図、第２図は従来の他のスイツチ回
路図、第３図は本発明の一実施例の回路図、第４
図は更に改良した本発明の第２の実施例の回路図
である。 １，２……スイツチ用NPN Tr、３……ドラ
イブ用PNP Tr、４……カレントミラーTr、５
……NPN Tr、６……ダイオード、７……ドラ
イブ回路、８……ドライブ用PNP Tr、９……カ
レントミラーTr、１０，１１……コンパレータ
用Tr、１２〜１５……トランジスタのEBに接続
した抵抗、１６……定電流源、１０１……グラン
ド端子、１０２……スイツチ端子、１０３……ド
ライブ回路出力、１０４……ドライブ回路電源端
子、１０５……ドライブ回路コントロール端子、
１０６……ドライブ端子、１００……集積回路。
Claims (1)
- １ 第一極性の第１のトランジスタのエミツタを
スイツチ端子とし、該第１のトランジスタのコレ
クタを前記第一極性の第２のトランジスタのコレ
クタに接続し、該第２のトランジスタのエミツタ
を接地して、前記スイツチ端子に印加される交流
信号を前記１および第２のトランジスタの直列回
路によつて接地または開放すると共に、前記第１
のトランジスタのベース電流の供給を第二極性の
第３のトランジスタのコレクタを出力端子とする
ドライブ回路より行ない、さらに該ドライブ回路
への電源はPN接合を介して供給され、前記第１
乃至第３のトランジスタ、前記ドライブ回路およ
び前記PN接合は単一半導体基板上に形成されて
いることを特徴とする半導体スイツチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054706A JPS58172019A (ja) | 1982-04-01 | 1982-04-01 | 半導体スイツチ回路 |
| US06/480,680 US4633095A (en) | 1982-04-01 | 1983-03-31 | Monolithic semiconductor integrated a.c. switch circuit |
| DE8383103301T DE3373962D1 (en) | 1982-04-01 | 1983-04-05 | Monolithic semiconductor integrated a.c. switch circuit |
| EP83103301A EP0091119B1 (en) | 1982-04-01 | 1983-04-05 | Monolithic semiconductor integrated a.c. switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054706A JPS58172019A (ja) | 1982-04-01 | 1982-04-01 | 半導体スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172019A JPS58172019A (ja) | 1983-10-08 |
| JPH035688B2 true JPH035688B2 (ja) | 1991-01-28 |
Family
ID=12978237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054706A Granted JPS58172019A (ja) | 1982-04-01 | 1982-04-01 | 半導体スイツチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4633095A (ja) |
| EP (1) | EP0091119B1 (ja) |
| JP (1) | JPS58172019A (ja) |
| DE (1) | DE3373962D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161214A (ja) * | 1985-12-28 | 1987-07-17 | Sharp Corp | 発光ダイオードのパルス駆動回路 |
| US5051612A (en) * | 1989-02-10 | 1991-09-24 | Texas Instruments Incorporated | Prevention of parasitic mechanisms in junction isolated devices |
| US5021682A (en) * | 1989-05-11 | 1991-06-04 | National Semiconductor Corporation | Instantaneous power limiting circuit |
| JP4104172B2 (ja) * | 1997-03-04 | 2008-06-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 大信号電圧に対する集積双方向トランジスタスイッチ |
| JP3788616B2 (ja) * | 2003-04-02 | 2006-06-21 | ローム株式会社 | 電圧検出回路 |
| JP4800688B2 (ja) | 2005-07-08 | 2011-10-26 | パナソニック株式会社 | ミューティング回路を設けた半導体集積回路 |
| US8526635B2 (en) | 2010-07-01 | 2013-09-03 | Conexant Systems, Inc. | Grounding switch method and apparatus |
| CN103675636B (zh) * | 2012-09-20 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 一种晶体管阈值电压的测试电路 |
| JP6221975B2 (ja) * | 2014-07-22 | 2017-11-01 | トヨタ紡織株式会社 | 駆動回路及びそれを用いた車室内照明装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA862287A (en) * | 1968-01-13 | 1971-01-26 | Edward D. Rosenthal | Bilateral switch |
| JPS4934013A (ja) * | 1972-08-01 | 1974-03-29 | ||
| CH541850A (de) * | 1972-12-12 | 1973-09-15 | Studer Willi Fa | Halbleiteranordnung zum Schalten von Wechselströmen für Vormagnetisierungs- und Löschzwecke in Magnetbandgeräten |
| US3937987A (en) * | 1974-04-11 | 1976-02-10 | Rca Corporation | Threshold detector |
| JPS50154914U (ja) * | 1974-06-10 | 1975-12-22 | ||
| JPS5523995Y2 (ja) * | 1976-06-22 | 1980-06-07 | ||
| DE2655237C3 (de) * | 1976-12-06 | 1980-01-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltvorrichtung mit Transistoren |
| US4137428A (en) * | 1977-10-27 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Optically actuated bidirectional semiconductor switch |
| JPS5830152A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 半導体集積回路 |
-
1982
- 1982-04-01 JP JP57054706A patent/JPS58172019A/ja active Granted
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