JPH035689B2 - - Google Patents
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- Publication number
- JPH035689B2 JPH035689B2 JP57229266A JP22926682A JPH035689B2 JP H035689 B2 JPH035689 B2 JP H035689B2 JP 57229266 A JP57229266 A JP 57229266A JP 22926682 A JP22926682 A JP 22926682A JP H035689 B2 JPH035689 B2 JP H035689B2
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- JP
- Japan
- Prior art keywords
- capacitor
- transistor
- circuit
- gate
- mos capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、タイマ回路、特にMOS集積回路上
のキヤパシタ放電回路にトランジスタを直列に挿
入しておき、当該トランジスタをパルスに対応し
て繰返しオンせしめ、上記キヤパシタの放電を制
御せしめるようにしたタイマ回路を有する集積回
路に関するものである。
のキヤパシタ放電回路にトランジスタを直列に挿
入しておき、当該トランジスタをパルスに対応し
て繰返しオンせしめ、上記キヤパシタの放電を制
御せしめるようにしたタイマ回路を有する集積回
路に関するものである。
(B) 技術の背景の問題点
かかるタイマ回路は例えば以下に説明する様な
装置で必要とされている。即ち現在E2PRＭは
消去10ｍｓ、書込10ｍｓが標準的な時間である。
これをマイコン・システムに組込んだ場合、この
ままではあわせて20ｍｓ間CPUは他の仕事をで
きない。またこの仕事をCPUから切りはなすに
は、アドレス、データをラツチする回路等を必要
とし複雑な回路構成となつてしまう。そこで、こ
れらの回路をオンチツプで組込むことにより、マ
イコン・システムは簡単になるとともにコストダ
ウンをはかることができる。これらの回路をオン
チツプに組み込むことはすでに行なわれている
が、問題はこの数10ｍｓのタイマである。従来は
5600pF程度の外付キヤパシタが使用されている
が、これでは使いにくいし、そのためのピンが１
本占有される。
装置で必要とされている。即ち現在E2PRＭは
消去10ｍｓ、書込10ｍｓが標準的な時間である。
これをマイコン・システムに組込んだ場合、この
ままではあわせて20ｍｓ間CPUは他の仕事をで
きない。またこの仕事をCPUから切りはなすに
は、アドレス、データをラツチする回路等を必要
とし複雑な回路構成となつてしまう。そこで、こ
れらの回路をオンチツプで組込むことにより、マ
イコン・システムは簡単になるとともにコストダ
ウンをはかることができる。これらの回路をオン
チツプに組み込むことはすでに行なわれている
が、問題はこの数10ｍｓのタイマである。従来は
5600pF程度の外付キヤパシタが使用されている
が、これでは使いにくいし、そのためのピンが１
本占有される。
また、これらの回路を組み込むにあたつて、機
能の拡張をはかり、自動消去を行ない、Write後
ベリフアイを行なつている。このため１コ１コの
パルスには３〜５ｍｓのタイマが必要とされる。
能の拡張をはかり、自動消去を行ない、Write後
ベリフアイを行なつている。このため１コ１コの
パルスには３〜５ｍｓのタイマが必要とされる。
従来、MOS集積回路上で上述の様に遅延回路
やタイマ回路を必要とした場合、一般にはデプレ
ツシヨン・トランジスタとMOSキヤパシタとの
CR時定数による遅延を利用している。しかし、
例えば３ｍsec程度のタイマを構成しようとする
と、Ｗ／Ｌ＝５／500程度のデプレツシヨン・ト
ランジスタとＷ／Ｌ＝500／500程度のMOSキヤ
パシタとが必要となり、特にMOSキヤパシタの
占める寸法がきわめて大となる。尚、ＷはMOS
トランジスタのチヤネル幅、Ｌはチヤネル長であ
り、単位はμｍである。
やタイマ回路を必要とした場合、一般にはデプレ
ツシヨン・トランジスタとMOSキヤパシタとの
CR時定数による遅延を利用している。しかし、
例えば３ｍsec程度のタイマを構成しようとする
と、Ｗ／Ｌ＝５／500程度のデプレツシヨン・ト
ランジスタとＷ／Ｌ＝500／500程度のMOSキヤ
パシタとが必要となり、特にMOSキヤパシタの
占める寸法がきわめて大となる。尚、ＷはMOS
トランジスタのチヤネル幅、Ｌはチヤネル長であ
り、単位はμｍである。
(C) 発明の目的と構成
本発明は、上記の点を解決すことを目的として
おり、キヤパシタに充電されている電荷をパルス
信号に対応して微小量ずつ放電せしめ得るチヤー
ジポンプ回路により、上記の点を解決することを
目的としている。そしてそのため、本発明のタイ
マ回路は第１のキヤパシタの充電又は放電経路に
直列にMOSトランジスタを接続すると共に、当
該MOSトランジスタのゲートに対して第２のキ
ヤパシタの一端を接続しかつ当該第２のキヤパシ
タの他端に対して繰返しパルスを印加するよう構
成し、 上記パルスが最大のレベルの時において上記ゲ
ートへの印加電圧が上記MOSトランジスタのし
きい値電圧を超えるように、上記第２のキヤパシ
タの容量値と上記MOSトランジスタのゲートの
容量値との関係が設定されてなり、 上記繰返しパルスに応答して上記MOSトラン
ジスタを繰返し導通せしめ、該第１のキヤパシタ
の電位が所定の電位に達するまでの時間を設定時
間とした ことを特徴としている。以下図面を参照しつつ説
明する。
おり、キヤパシタに充電されている電荷をパルス
信号に対応して微小量ずつ放電せしめ得るチヤー
ジポンプ回路により、上記の点を解決することを
目的としている。そしてそのため、本発明のタイ
マ回路は第１のキヤパシタの充電又は放電経路に
直列にMOSトランジスタを接続すると共に、当
該MOSトランジスタのゲートに対して第２のキ
ヤパシタの一端を接続しかつ当該第２のキヤパシ
タの他端に対して繰返しパルスを印加するよう構
成し、 上記パルスが最大のレベルの時において上記ゲ
ートへの印加電圧が上記MOSトランジスタのし
きい値電圧を超えるように、上記第２のキヤパシ
タの容量値と上記MOSトランジスタのゲートの
容量値との関係が設定されてなり、 上記繰返しパルスに応答して上記MOSトラン
ジスタを繰返し導通せしめ、該第１のキヤパシタ
の電位が所定の電位に達するまでの時間を設定時
間とした ことを特徴としている。以下図面を参照しつつ説
明する。
(D) 発明の実施例
第１図Ａは本発明に用いるポンプ回路の一実施
例構成、第１図Ｂは第１図Ａの等価回路、第１図
ＣはクロツクパルスとトランジスタTTのゲート
電圧の関係を示す図、第２図Ａは第１図図示のポ
ンプ回路を利用した一実施例タイマ回路、第２図
Ｂは第２図Ａ図示構成の一部変形回路を説明する
説明図、第３図は第２図Ａの動作説明図、第４図
は同じくタイマ回路の他の一実施例、第５図は第
４図の動作説明図を示す。
例構成、第１図Ｂは第１図Ａの等価回路、第１図
ＣはクロツクパルスとトランジスタTTのゲート
電圧の関係を示す図、第２図Ａは第１図図示のポ
ンプ回路を利用した一実施例タイマ回路、第２図
Ｂは第２図Ａ図示構成の一部変形回路を説明する
説明図、第３図は第２図Ａの動作説明図、第４図
は同じくタイマ回路の他の一実施例、第５図は第
４図の動作説明図を示す。
本発明の場合、上記タイマ回路を構成するに当
つて、MOSキヤパシタに対する例えば充電と放
電との両者の時間を利用して、比較的大きい時間
を作り得るようにし、上記放電を利用するに当つ
て電荷を微小量ずつ放電せしめるポンプ回路を用
いるようにしている。
つて、MOSキヤパシタに対する例えば充電と放
電との両者の時間を利用して、比較的大きい時間
を作り得るようにし、上記放電を利用するに当つ
て電荷を微小量ずつ放電せしめるポンプ回路を用
いるようにしている。
第１図Ａは当該ポンプ回路の一実施例構成を示
しており、図中の符号TTはエンハンスメント・
トランジスタ、TCはMOSキヤパシタ、Ｖはタイ
マ回路を構成する主MOSキヤパシタの端子電圧、
GNDは接地、Clockは放電用クロツク・パルス
を表わしている。
しており、図中の符号TTはエンハンスメント・
トランジスタ、TCはMOSキヤパシタ、Ｖはタイ
マ回路を構成する主MOSキヤパシタの端子電圧、
GNDは接地、Clockは放電用クロツク・パルス
を表わしている。
図示の場合、エンハンスメント・トランジスタ
TTが主MOSキヤパシタの放電回路上に挿入さ
れ、上記トランジスタTTのゲートに対してMOS
キヤパシタTCが接続されている。第１図Ａの回
路は第１図Ｂに示す等価回路であらわされ、クロ
ツクパルスClockとエンハンスメント・トランジ
スタTTのゲート電圧VGは第１図Ｃの関係にある。
ここでMOSキヤパシタTCを構成するトランジス
タ及びエンハンスメント・トランジスタTTのチ
ヤネル幅をWTC，WTT、チヤネル長をLTC，LTT、
ゲート酸化膜の誘電率をεOX、ゲート酸化膜の厚
さをtOXとすると容量CTC，CTTは次式でもとまる。
TTが主MOSキヤパシタの放電回路上に挿入さ
れ、上記トランジスタTTのゲートに対してMOS
キヤパシタTCが接続されている。第１図Ａの回
路は第１図Ｂに示す等価回路であらわされ、クロ
ツクパルスClockとエンハンスメント・トランジ
スタTTのゲート電圧VGは第１図Ｃの関係にある。
ここでMOSキヤパシタTCを構成するトランジス
タ及びエンハンスメント・トランジスタTTのチ
ヤネル幅をWTC，WTT、チヤネル長をLTC，LTT、
ゲート酸化膜の誘電率をεOX、ゲート酸化膜の厚
さをtOXとすると容量CTC，CTTは次式でもとまる。
CTC＝εOX・εO・LTC・WTC／tOX …第１式
CTT＝εOX・εO・LTT・WTT／tOX …第２式
また、クロツクパルスの電圧がVCCになつた時
のエンハンスメント・トランジスタTTのゲート
電圧VGは第３式であらわされる。
のエンハンスメント・トランジスタTTのゲート
電圧VGは第３式であらわされる。
VG＝CTC／CTC＋CTT・VCC…第３式
従つて、エンハンスメント・トランジスタTT
のしきい値電圧をVthとした時にVG＞Vthを満足
する様にMOSキヤパシタTCを構成するトランジ
スタのゲート面積を適当に選ぶことによつて上記
クロツクパルスがVCCレベルになつたときのみ、
エンハンスメント・トランジスタTTの閾値電圧
Vthを超えた電圧を当該トランジスタTTのゲート
に印加せしめることができ、当該印加された期間
のみ上記端子電圧Ｖを接地する放電回路を形成せ
しめるようにすることができる。即ち、図示しな
い主MOSキヤパシタの電荷を微小量ずつ放電せ
しめることができ、これを用いてタイマ回路を構
成するに当つて上記主MOSキヤパシタの寸法を
小さくすることが可能となる。
のしきい値電圧をVthとした時にVG＞Vthを満足
する様にMOSキヤパシタTCを構成するトランジ
スタのゲート面積を適当に選ぶことによつて上記
クロツクパルスがVCCレベルになつたときのみ、
エンハンスメント・トランジスタTTの閾値電圧
Vthを超えた電圧を当該トランジスタTTのゲート
に印加せしめることができ、当該印加された期間
のみ上記端子電圧Ｖを接地する放電回路を形成せ
しめるようにすることができる。即ち、図示しな
い主MOSキヤパシタの電荷を微小量ずつ放電せ
しめることができ、これを用いてタイマ回路を構
成するに当つて上記主MOSキヤパシタの寸法を
小さくすることが可能となる。
第２図Ａは、第１図図示のポンプ回路を利用し
た一実施例タイマ回路を示している。図中の符号
T1，T2，T3，T4は夫々トランジスタ、C1は主
MOSキヤパシタ、C2はMOSキヤパシタであつて
第１図図示のMOSキヤパシタTCに対応するも
の、OP1は＃１比較回路であつて図示電圧Ncが
例えば＋３〔Ｖ〕以上に達したときＬレベルの出
力を発するもの、OP2は＃２比較回路であつて図
示の電圧Ncが例えば＋１〔Ｖ〕以下に達したとき
Ｌレベルの出力を発するもの、FFはフリツプ・
フロツプ、Nd、Nuは夫々フリツプ・フロツプの
出力、Iovはインバータ回路、Clockはクロツク・
パルスであつて第１図図示のクロツク・パルスに
対応するものを表わしている。なお言うまでもな
く、第２図Ａ図示においてMOSキヤパシタC2と
トランジスタT3とが第１図図示のポンプ回路を
構成している。以下第２図Ａの動作を第３図に示
す波形図を参照して説明する。
た一実施例タイマ回路を示している。図中の符号
T1，T2，T3，T4は夫々トランジスタ、C1は主
MOSキヤパシタ、C2はMOSキヤパシタであつて
第１図図示のMOSキヤパシタTCに対応するも
の、OP1は＃１比較回路であつて図示電圧Ncが
例えば＋３〔Ｖ〕以上に達したときＬレベルの出
力を発するもの、OP2は＃２比較回路であつて図
示の電圧Ncが例えば＋１〔Ｖ〕以下に達したとき
Ｌレベルの出力を発するもの、FFはフリツプ・
フロツプ、Nd、Nuは夫々フリツプ・フロツプの
出力、Iovはインバータ回路、Clockはクロツク・
パルスであつて第１図図示のクロツク・パルスに
対応するものを表わしている。なお言うまでもな
く、第２図Ａ図示においてMOSキヤパシタC2と
トランジスタT3とが第１図図示のポンプ回路を
構成している。以下第２図Ａの動作を第３図に示
す波形図を参照して説明する。
リセツト状態においては、トランジスタT2が
オン状態にあり、電圧Ncは０〔Ｖ〕、FF出力Nuが
Ｈレベル、そしてトランジスタT1はオン状態に
ある。該リセツト状態の下において計時開始とな
り、スタート入力Reset／StartがＬレベルとなつ
て、トランジスタT2がオフされると、トランジ
スタT1からの電流によつて主MOSキヤパシタC1
が充電されはじめる。
オン状態にあり、電圧Ncは０〔Ｖ〕、FF出力Nuが
Ｈレベル、そしてトランジスタT1はオン状態に
ある。該リセツト状態の下において計時開始とな
り、スタート入力Reset／StartがＬレベルとなつ
て、トランジスタT2がオフされると、トランジ
スタT1からの電流によつて主MOSキヤパシタC1
が充電されはじめる。
電圧Ncの電位が上昇してゆき、３〔Ｖ〕を超え
ると比較回路OP1の出力がＨレベルからＬレベル
へ変化する。即ちFFの出力NdがＬレベルからＨ
レベルに変化しかつ出力NuがＨレベルからＬレ
ベルに変化する。
ると比較回路OP1の出力がＨレベルからＬレベル
へ変化する。即ちFFの出力NdがＬレベルからＨ
レベルに変化しかつ出力NuがＨレベルからＬレ
ベルに変化する。
これによつて、トランジスタT1はオフされか
つトランジスタT4がオフ状態に切換えられ、主
MOSキヤパシタC1の放電が開始される。即ちト
ランジスタT1がオフされたことによつて、主
MOSキヤパシタC1に対する充電が停止され、一
方例えば所定周期のクロツク・パルスClockが
MOSキヤパシタC2に印加される都度、トランジ
スタT3のゲート電位が一時的に上昇し、トラン
ジスタT3が上記クロツク・パルスの存在期間に
対応して一時的にオンされる。即ち、主MOSキ
ヤパシタC1に充電されている電荷が微小量ずつ
放電されてゆく。
つトランジスタT4がオフ状態に切換えられ、主
MOSキヤパシタC1の放電が開始される。即ちト
ランジスタT1がオフされたことによつて、主
MOSキヤパシタC1に対する充電が停止され、一
方例えば所定周期のクロツク・パルスClockが
MOSキヤパシタC2に印加される都度、トランジ
スタT3のゲート電位が一時的に上昇し、トラン
ジスタT3が上記クロツク・パルスの存在期間に
対応して一時的にオンされる。即ち、主MOSキ
ヤパシタC1に充電されている電荷が微小量ずつ
放電されてゆく。
幾回かの放電が繰返されたとき、電圧Ncは１
〔Ｖ〕にまで低下してゆく。そして電圧Ncが１
〔Ｖ〕に達したとき、比較回路OP2の出力がＨレ
ベルからＬレベルへ変化する。即ちFFの出力Nd
がＨレベルからＬレベルに変化しかつ出力Nuが
ＬレベルからＨレベルに変化する。これによつて
トランジスタT1がオンされ、主MOSキヤパシタ
C1に対する充電が再び開始されかつトランジス
タT4がオンされてトランジスタT3がオンされる
ことを禁止する。
〔Ｖ〕にまで低下してゆく。そして電圧Ncが１
〔Ｖ〕に達したとき、比較回路OP2の出力がＨレ
ベルからＬレベルへ変化する。即ちFFの出力Nd
がＨレベルからＬレベルに変化しかつ出力Nuが
ＬレベルからＨレベルに変化する。これによつて
トランジスタT1がオンされ、主MOSキヤパシタ
C1に対する充電が再び開始されかつトランジス
タT4がオンされてトランジスタT3がオンされる
ことを禁止する。
このようにすることによつて、主MOSキヤパ
シタC1の端子電圧Ncは＋３〔Ｖ〕から＋１〔Ｖ〕
の間を繰返すことになり、１周期を３ｍsecとし
ても、主MOSキヤパシタC1の寸法をＷ／Ｌ≒
50／50程度の小さいものとすることができる。
シタC1の端子電圧Ncは＋３〔Ｖ〕から＋１〔Ｖ〕
の間を繰返すことになり、１周期を３ｍsecとし
ても、主MOSキヤパシタC1の寸法をＷ／Ｌ≒
50／50程度の小さいものとすることができる。
第２図Ｂは第２図Ａに示す鎖線内を変更せしめ
る変形回路を示している。図中の符号は第２図Ａ
と対応しており、FF出力NdがＬレベルにある
間、トランジスタT3のゲート電位が上昇しない
ようにトランジスタT4のゲートが制御される点
において変わりはない。
る変形回路を示している。図中の符号は第２図Ａ
と対応しており、FF出力NdがＬレベルにある
間、トランジスタT3のゲート電位が上昇しない
ようにトランジスタT4のゲートが制御される点
において変わりはない。
第４図は第２図に対応したタイマ回路の他の一
実施例、第５図はその動作波形図を示している。
図中の符号C1，C2，T2，T3，T4，OP1，OP2，
FF，Nd，Nc、Clockは第２図Ａに対応してお
り、T5，T6，T7は夫々トランジスタ、C3は
MOSキヤパシタ、VPPは電圧を表わしており、本
実施例では19〔Ｖ〕とする。またOP1の＋端子に
はVPP−３〔Ｖ〕＝16〔Ｖ〕を印加している。
実施例、第５図はその動作波形図を示している。
図中の符号C1，C2，T2，T3，T4，OP1，OP2，
FF，Nd，Nc、Clockは第２図Ａに対応してお
り、T5，T6，T7は夫々トランジスタ、C3は
MOSキヤパシタ、VPPは電圧を表わしており、本
実施例では19〔Ｖ〕とする。またOP1の＋端子に
はVPP−３〔Ｖ〕＝16〔Ｖ〕を印加している。
図示トランジスタT5，T6，T7とキヤパシタC3
を含む回路構成は、クロツク・パルスClockに対
応して主MOSキヤパシタC1が例えば電荷△Q1づ
つ充電されてゆく。そして電圧Ncが16Vを越え
ると図示トランジスタT3，T4とキヤパシタC2を
含む回路構成が作動状態になつたとき、主MOS
キヤパシタC1の電荷は△Q2づつ放電されてゆく。
このとき △Q2＞△Q1 であるように選ばれており、第２図を参照して説
明したと同様な動作によつてフリツプ・フロツプ
FFの出力NdがＬレベルにある間に主MOSキヤ
パシタC1はクロツク・パルスClockに対応して△
Q1づつ充電される。そしてフリツプ・フロツプ
FFの出力NdがＨレベルになつてトランジスタT3
が動作する段階になるとき、主MOSキヤパシタ
C1の電荷はクロツク・パルスClockに対応して
（△Q2−△Q1）づつ放電されてゆく。この結果、
主MOSキヤパシタC1の容量が、第２図図示のも
のと同一であるとすれば、第３図図示の場合の繰
返し周期は第２図図示の場合のそれにくらべて十
分大となる。
を含む回路構成は、クロツク・パルスClockに対
応して主MOSキヤパシタC1が例えば電荷△Q1づ
つ充電されてゆく。そして電圧Ncが16Vを越え
ると図示トランジスタT3，T4とキヤパシタC2を
含む回路構成が作動状態になつたとき、主MOS
キヤパシタC1の電荷は△Q2づつ放電されてゆく。
このとき △Q2＞△Q1 であるように選ばれており、第２図を参照して説
明したと同様な動作によつてフリツプ・フロツプ
FFの出力NdがＬレベルにある間に主MOSキヤ
パシタC1はクロツク・パルスClockに対応して△
Q1づつ充電される。そしてフリツプ・フロツプ
FFの出力NdがＨレベルになつてトランジスタT3
が動作する段階になるとき、主MOSキヤパシタ
C1の電荷はクロツク・パルスClockに対応して
（△Q2−△Q1）づつ放電されてゆく。この結果、
主MOSキヤパシタC1の容量が、第２図図示のも
のと同一であるとすれば、第３図図示の場合の繰
返し周期は第２図図示の場合のそれにくらべて十
分大となる。
(E) 発明の効果
以上説明した如く、本発明によれば、例えば３
ｍsec程度のタイマ回路をMOS IC内に構成する
に当つても、主MOSキヤパシタの寸法をＷ／Ｌ
≒50／50以下に選ぶことが可能となる。また本発
明にかかるタイマ回路は、特にEEPROMの書込
み、消去時間を規定する場合や、外部信号を受け
て、演算等の仕事をなし、その間外部との信号の
やりとりをやめ、仕事がすむまで数ｍsec以上か
かる様な集積回路でのタイマ回路として非常に有
効である。
ｍsec程度のタイマ回路をMOS IC内に構成する
に当つても、主MOSキヤパシタの寸法をＷ／Ｌ
≒50／50以下に選ぶことが可能となる。また本発
明にかかるタイマ回路は、特にEEPROMの書込
み、消去時間を規定する場合や、外部信号を受け
て、演算等の仕事をなし、その間外部との信号の
やりとりをやめ、仕事がすむまで数ｍsec以上か
かる様な集積回路でのタイマ回路として非常に有
効である。
第１図Ａは本発明に用いるチヤージポンプの回
路一実施例構成、第１図Ｂは第１図Ａの等価回
路、第１図Ｃはクロツクパルスとトランジスタの
ゲート電圧の関係を示す図、第２図Ａは第１図図
示のポンプ回路を利用した一実施例タイマ回路、
第２図Ｂは第２図Ａ図示構成の一部変形回路を説
明する説明図、第３図は第２図Ａの動作を説明す
るための波形図、第４図はタイマ回路の他の一実
施例、第５図は第４図の動作を説明するための波
形図を示す。 図中、C1は主MOSキヤパシタ、TT（T3），TC
（C2）は放電ポンプ回路を表わしている。
路一実施例構成、第１図Ｂは第１図Ａの等価回
路、第１図Ｃはクロツクパルスとトランジスタの
ゲート電圧の関係を示す図、第２図Ａは第１図図
示のポンプ回路を利用した一実施例タイマ回路、
第２図Ｂは第２図Ａ図示構成の一部変形回路を説
明する説明図、第３図は第２図Ａの動作を説明す
るための波形図、第４図はタイマ回路の他の一実
施例、第５図は第４図の動作を説明するための波
形図を示す。 図中、C1は主MOSキヤパシタ、TT（T3），TC
（C2）は放電ポンプ回路を表わしている。
Claims (1)
- 【特許請求の範囲】 １ 第１のキヤパシタの充電又は放電経路に直列
にMOSトランジスタを接続すると共に、当該
MOSトランジスタのゲートに対して第２のキヤ
パシタの一端を接続しかつ当該第２のキヤパシタ
の他端に対して繰返しパルスを印加するよう構成
し、 上記パルスが最大のレベルの時において上記ゲ
ートへの印加電圧が上記MOSトランジスタのし
きい値電圧を超えるように、上記第２のキヤパシ
タの容量値と上記MOSトランジスタのゲートの
容量値との関係が設定されてなり、 上記繰返しパルスに応答して上記MOSトラン
ジスタを繰返し導通せしめ、該第１のキヤパシタ
の電位が所定の電位に達するまでの時間を設定時
間とした ことを特徴とするタイマ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229266A JPS59123320A (ja) | 1982-12-29 | 1982-12-29 | タイマ回路 |
| DE8383308013T DE3380865D1 (en) | 1982-12-29 | 1983-12-29 | Semiconductor timer |
| US06/566,880 US4584494A (en) | 1982-12-29 | 1983-12-29 | Semiconductor timer |
| EP83308013A EP0113590B1 (en) | 1982-12-29 | 1983-12-29 | Semiconductor timer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229266A JPS59123320A (ja) | 1982-12-29 | 1982-12-29 | タイマ回路 |
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