JPH0357019A - 浮動小数点データ加減算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、正規化された浮動小数点データの加減算回路
に関するもので、特にデジタル・シグナル・プロツセッ
サ（略してＤＳＰ）や高位マイコンに使用されるもので
ある． （従来の技術） ＤＳＰや高位マイコン等，高精度で広いダイナミックレ
ンジを実現する信号処理ＬＳＩには、正規化された浮動
小数点データが広く使用されている。ところで上記信号
処理ＬＳＩは、高速性が要求されている．その高速化を
制限しているものの１つに，浮動小数点データ加減算回
路（ＦＡＳＵという）がある． まず，従来の浮動小数点加減算回路（ＦＡＳＵ）につい
て説明する． 第２９図に従来のＦＡＳＵのブロック図を示す．まず桁
合せの回路１により入力Ｘと入力Ｙの指数部データを比
較して、その差に従い仮数部データの桁合せ操作を行な
う．その時に，指数部の差が仮数部桁合せ桁より大きい
場合、指数部が小なる一方の仮数部データをＯに固定す
る（Ｏ判定回路）． 次に、加減算回路２により，桁合せされた２人力の仮数
部データの加減算を行なう． 最後に、正規化回路３により、仮数部の加減算結果から
正規化量を見積り、その見積りに従い加減算結果を正規
化する． 第３０図は、従来の３２Ｅ６（仮数部３２ビット，指数
部６ビット）ＦＡＳＵの回路ブロック図である。

次にこの回路について説明する． まず減算回路４によって、入力Ｘの指数部データＸＥと
、入力Ｙの指数部データＹＥとの減算を行なう。その減
算結果に従い仮数部データＸＭまたはＹＭを，右方向に
シフトすることによって桁合せを行なう。その時シフト
は、Ｘシフタ５、Ｙシフタ６にて行なわれる．次表にシ
フト条件を記載する。

次に、桁合せ後の仮数部データＸＭ’とＹＭ’を，命令
に従い、加減算回路７で加算または減算を行なう。上記
加減算回路７にて加減算された出力データの正規化を行
なうための正規化量検出回路８と左シフト回路９と減算
回路ＩＯによって正規化回路が構成されている。上記加
減算結果ＺＭ’を回路８に入力し、仮数部データの正規
化量を検出する。その正規化量に従い、仮数部ＺＭ’を
左にシフトする．また回路１０により、正規化量を指数
部ＺＥ’から減算する．　その出力結果である仮数部出
力ＺＭと指数部出力ＺＥがそれぞれ浮動小数点加減算回
路出力となる． 次に実際に数値を代入してＸ−Ｙの減算方法を説明する
．データ長は、仮数部が３２ビット（ｂｉｔ），指数部
が６ビット（ｂｉｔ）とする。下記の仮数部１ｂｉｔ目
は符号ｂｉｔである．Ｅの左側は仮数部データ、右側は
指数部データである、 燗１）　Ｘ＝０．　１００００・・・・・・・・・ＯＥ
ＩＯＯＯＯＯ−Ｙ＝０．１１１１１・・・・・・・・・
ＩＥＯＩＩＩＯＯ上式を求める時，まずＸＥ−ＹＥを求
める．１０００　　００ −０１１１　　００ ０００１　　００ 上の計算結果のＸＥ＞ＹＥ、Ｉ　ＸＥ−ＹＥ　ｌ　＝４
から、ＹＭを右に４　ｂｉｔシフトして減算を行なう。

ＸＭＯＩＯＯＯ　　００−００　　　　　　Ｅ　　１０
００００ＹＭＯＯＯＯＯ　　１１−＝４１　　　　　　
Ｅ　　０１１１００ＺＭ’００１１１　　００・・・Ｏ
ｆ　　　　　　ＺＥ’ｌＯＯＯＯＯＺＭＯＩＩＩＯ　　
００・・・０１０　　　　　ＺＥ　０１１１１１即ち減
算結果ＺＭ’から正規化量を検出する．符号ｂｉｔはＯ
で，それからＯが１　ｂｉｔ連続であるので、正規化量
はＤ＝１つまり１ビットシフトである。

次に正規化量に従い仮数部ＺＭ’を左に１　ｂｉｔシフ
トする．その出力結果ＺＭが仮数部の出力となる。また
指数部は、ｒＸＥ−ＹＥ＞ＯＪであるため、桁合せ回路
でＸＥ，ＹＥともに、Ｘ　Ｅの指数部ｌｏｏｏｏｏに合
せ込まれており、ＺＥ′はＺＥ’＝ＸＥ＝１　００００
０となる．その後正規化量Ｄ＝１に従い、仮数部データ
が左に１　ｂｉｔシフトしたため、指数部データは１だ
け減少する。よって指数部データＺＥは、０１１１１１
となる．例題２）Ｘ＝ＯＩＯＯ　　００・・・０００　
　Ｅ　　１０００００−Ｙ＝０１１１　　１０・・・０
００　　Ｅ　　０１１１１１コノ場合ＸＥ＝１００００
０，ＹＥ＝０１１１１ｌで、これら両者は１　ｂｉｔち
がいだから、桁合せのため．ＹＭを右１ｂｉ．ｔシフト
する．Ｘ．＝０１００　　００００−０００　　Ｅ　　
１０　　００　　００一Ｙ＝００１１　　１１００・・
・０００　　Ｅ　　１０　　００　　００００００　　
０１．００・・・０００　　Ｅ　　１０　　００　　０
０ここでＺＭ’＝０００００１００・・・０００，ＺＥ
’＝１０００００であり、ＺＭ’より正規量を見積る．
符号ｂｉｔのあとにＯが４個だからＤ＝４である．即ち
ＺＭ’を左へ４　ｂｉｔシフトし，ＺＥ’を４減少する
．つまりＺＭ＝ＯＬＯＯＯＯＯＯ・・・０００，ＺＥ＝
０１１１００となる． 仔Ｉ劇３）同様にして Ｘ＝０１０００　　０・・・Ｏ　　　Ｅ　　１００００
０＋Ｙ＝ｌＯＯ１１　　１・・・Ｉ　　　Ｅ　　０１１
１１０の場合は、ＸＥ−ＹＥ＝２だから、桁合せすると
、Ｘ＝０１００００・・・Ｏ　　　Ｅ　　１０００００
−Ｙ＝１１１００１・・・Ｉ　　　Ｅ　　１０００００
００１００１・・・Ｉ　　　Ｅ　　１０００００これを
正規化すると（　１　ｂｉｔシフト）Ｚ＝ＯＩＯＯ１１
・・・１０　　Ｅ　　０１１１１１となる． 第３１図は従来の仮数部３１ｂｉｔ、指数部６　ｂｉｔ
の浮動小数点加ｗｔ算回路のブロック図である．次にこ
の回路について説明する．ここではＸシフタ５、Ｙシフ
タ６、減算回路４等に含まれていた０固定回路１２，　
１３、Ｏ判定回路ｌ４、シフト量検出回路１５等を取り
出して示してある。

この回路は、まず、減算回路４によって入力Ｘの指数部
データＸＥと，入力Ｙの指数部データＹＥとの差を求め
、その結果に従い仮数部データＸＭまたはＹＭを右方向
にシフトすることによって桁合せを行なう．その時のシ
フトはＸシフト回路５、Ｙシフト回路６にて行なわれる
．その時のシフト量と条件を第３２図に記載する． 次に、桁合せの後の仮数部データＸＭ’とＹＭ’を，　
命令に従い３１ｂｉｔ加減算回路７により加減算を行な
う。

最後に、加減算回路７の出力結果に従い、出力データの
正規化を行なう。　まず、３１ｂｉｔ加減算回路７の出
力結果を入力とし，正規化量検出回路８によって正規化
量を検出する。その値に従い仮数部を左シフトし、それ
をＺＭとする．また、減算回路１０により正規化量を指
数部ＺＥ’から減算し、その結果をＺＥとする。その出
力結果ＺＭとＺＥを，浮動小数点加減算回路の出力結果
とする。

（発明が解決しようとする課題） 第３０図のデータ長３２Ｅ６の浮動小数点加減算回路は
、入力データとしては、３２Ｅ６の正規化入力信号Ｘと
Ｙと、加算，減算を選択する演算命令があり、出力に関
しては、入力信号Ｘ，Ｙを、演算命令に従い、加減算を
行なった結果Ｚを出力する。

前述しているように入力信号Ｘ，Ｙを入れてから計算出
力Ｚ　（ＺＥとＺＭ）が出てくるまでに、直列に次の回
路を通る． １）　　６ｂｉｔの減算［ｉｉＪ路４からシフト量を算
出する。

２）上記１）の結果から３１ｂｉｔ（５段）のシフタ５
，６を通る。

３）上記２〉の結果を３２ｂｉｔの、加減算口路７で計
算する。

４）　計算結果ｒ３２ｂｉｔ＋キャリー」を入力として
、５ｂｉｔ出力する正ＪＩＬ化量算出のエンコーダ回路
８を通る． ５）エンコーダ８　により検出された正規化敏に従い、
仮数部データをシフトする３１ｂｉｔ（５段）のシフタ
９を通る。

５）′エンコーダ８　により検出された正規化敗に従い
、指数部データを削減させる６ｂｊｔ減算回路１０を通
る。

以上浮動小数点加減算回路は、　１）〜５）、または１
）〜４），５）’を直列に＜６号が流れるため、演算速
度が遅くなる欠点があり、信号処理ＬＳＩの高速化を制
限する原因の１つになっている。

また第３１図の従来のＦＡＳＵでは，加減算時において
、２人力指数部の差が仮数部データの桁数以上，つまり
シフト量以上の時はシフト不可となり、加減算回路人力
ＹＥ’またはＸＭ’の指数部の小むる数の仮数部データ
を０に固定して、加減算を行なっている（第３２図）． このため，浮動小数煮加減算回路（ＦＡＳＵ）の演算経
路のクリテイカルパスに，減算回路４の出力結果からＸ
ＭまたはＹＭをＯに固定するための０判定回路１４と、
３１ｂｉｔ加減算回路７の入力信号ｘＭ′またはＹＭ’
を，Ｏ判定回路１４の出力結果に従い，オール“Ｏ”に
固定するためのＯ固定回路１２．　１３が挿入されてい
る。これは、浮動小数点加減算回路のゲート段数の増加
を意味しており、商速化のさまたげになっている． また第３１図の浮動小数点加減算回路では、正規化回路
において、仮数部加減算回路７の出力結果から正規化量
を検出しているため、正規化、つま仮数部の正規化量分
の左シフトと指数部の正規化斌分の減算が，仮数部の加
減算結果が検出されるまで行なわれず、高速化が難しか
った．そこで本発明の目的は、前記従来のものより＾速
化が可能となる浮動小数点データ加減算回路を提０（す
ることにある。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、浮動小数点データの演算処理経路を少くとも
２個有し，？＄動小数点データを用いて前記処理経路を
選択する手段を具備したことを特徴とする浮動小数烹デ
ータ加減算回路である。また本発明は、指数部データの
差に応じて仮数部データの桁合せを行なう桁合せ目路と
、該回路により桁合せされた仮数部データの加算または
減算を行なう加減算回路と、該回路での演算前の仮数部
データの各ビットの一部とその前後の複数ビットからフ
ラグを立て、それを正規化量エンコード園路の入力とす
る正規化量検出回路と．該回路の出力に応じて前記加減
算回路からの仮数部データの正規化を行なう正規化用シ
フタと，該シフタの出力から該出力データを右または左
へ１ビットシフトするか否かを選択する手段とを具備し
たことを特徴とする浮動小数点データ加減算回路である
．また本発明は、指数部データの差に応じて仮数部デー
タの桁合せを行なう桁合せ回路と、該回路により桁合せ
された仮数部データの加算または減算を行なう加減算回
路と、該回路での演算結果から正規化量を検出する正規
化量検出回路と、前記正規化址に応じて仮数部データの
正規化を行なう正規化用シフタと、前記加減算回路の出
力を入力とし該加減算回路出力がオーバーフローしたと
きｉビットの右シフトを行なう右シフタと，前記加減算
回路の出力に応じて前記右シフタの出力、正規化用シフ
タの出力を選択する手段とを具備したことを特徴とする
浮動小数点データ加減算回路である。

即ち本発明は、従来技術のデータの流れに対して、ある
条件を加味した複数のデータバスを設け、それぞれを浮
動小数点データによって、選択的に制御，選択する事に
よって、各データバス系の回路機能を単純にし、回路の
ゲート段数の減少を企てる。また本発明は、従来技術に
おける０判定回路およびＯ固定回路による処理速度の低
下を軽減するため，桁合せのために生じるシフト量によ
って選択される少くとも２系統の演算回路を設け、これ
らの演算結果を選択することで，高速性を実現している
。即ち指数部の減算によって仮数部のシフト量が仮数部
の桁数未満である時は，従来技術と同様の加減算回路の
演算結果が選択される。

ただし，この回路にはＯ固定回路は付加されていない。

つまり、指数部の小さい方のデータの仮数部を，指数部
の減算結果分右シフトし加減算を行むい、その後正規化
をする。また、指数部の減算によって仮数部のシフト量
が仮数部の桁数以上である時は、データスルーもしくは
符号反転の回路が選択される．上記の２系統の回路は並
列に処裡され、指数部入力により最後に選択される。

また本発明では、正規化回路において正規化量を桁合せ
後のデータ、すなわち仮数部加減算回路の人力データか
ら検出することを特徴としている．正規化量の検出、お
よび正規化に費やされる処理のほとんどは、仮数部加減
算回路の入方データを用いることにより，仮数部加減算
と並列に処理される。

また本発明では、仮数部データの加減算回路の出力がオ
ーバーフローした時、１ビット右シフトする回路を正規
化用シフタから取り出し、これらを並列に選択使用する
ことにより、ゲート段数を減らし、高速化をはかってい
る。

（実施例） 以下図面を参照して本発明の実施例を説明する６第１図
は同実施例の構或図であり、経路Ａは、桁合せ回路２１
，加減算回路２２、　±１　ｂｉｔシフトの正規化回路
２３よりなる。経路Ｂは、最大１　ｂｉｔシフトの桁合
せ回路２４、加減算回路２５，正規化回路２６よりなる
．経路Ａ，Ｂは、セレクタ回路２７への制御信号Ｃで、
いずれかが選択され、それが出力Ｚとなる。

正規化された２つの浮動小数点信号の仮数部条件は、 ０１００００・・・・・・ＯＯＯ≦ＸＭ≦０１１１・・
・・・・ｉｌｌ・・・■０１００００・・・・・・００
０≦ＹＭ≦０１１１・・・・・・１１１・・・■である
．ここでは簡単のためＸＭ，ＹＭが両方とも正の場合に
ついて説明するがＸＭ，ＹＭが２の補数表現であること
を考慮すれば．ＸＭ，ＹＭの片方または両方が負である
場合も同様に説明できる。ここでＸＭ　（ＸＭ＞Ｏの場
合）の左辺及び右辺の最上位ビットの重みは『１」，次
の桁の重みはｒｌ／２」，次の桁の・Ｒみはｒｌ／４』
，・・・であり，ＹＭについても同様である．従って（
１）式のＸＭの左辺及び■式のＹＭの左辺は，共にｒ　
１　／　２Ｊを表わしている．またＸＭの右辺及びＹＭ
の右辺は、共に最下位ビット分だけ「１』より小さい数
を表わしている。

ＸＭ（．ａＭ，〈２・ＹＭ《．ａｘ，・・・（１）■式
から、 ＹＭを２ｂｉｔ以上右にシフトした時、化は、高々１以
下となる。換言すれば「１」の場合１　ｂｉｔシフト，
「Ｏ」の場合シフトなしである．また０式から、　ＸＭ
を２　ｂｉｔ以上右ヘシフトしたり、正規化量は高々１
以下となる． 以上の結果から、　２　ｂｉｔ以上の正規化シフトが必
要な条件としては、桁合せ量（指数部の値による仮数部
どうしの桁合せ量）が１　ｂｉｔ以下つまりＸ．　Ｅ　
−　Ｙ　Ｅ　ｌ≦１の時である．本実施例は、２つの加
減算経路Ａ，Ｂを設け、Ａは従来の桁合せ回路を持って
いるが、正規化量が高々１　ｂｉｔであり，Ｂは、桁合
せが１　ｂｉｔ以下であるが，従来の正規化回路を持っ
ている．この信号経路Ａの出力とＢの出力を別々に求め
、最後にＡの出力またはＢの出力を信号Ｃで選択する．
その時の信号Ｃによる選択条件として、２人力信号の差
ＩＸＥ−ＹＥＩ≦１を使用する．以上の特徴によって、
高速化を実現できることは後述する．第２図は第１図の
具体例である． １）信号経路Ａについては、 ？ｉ）２人力信号の指数部の差ｒＸＥ−ＹＥＪを減算回
路３ｌで算出する．その差に従い、Ｘシフタ２１，，Ｙ
シフタ２ｌ■により、ＸＭまたはＹＭを右にシフトする
′！１ｔで桁合せを行なう。ただし、条件として、ｒ　
Ｘ　Ｅ　−　Ｙ　Ｅ　＞３１」の時はＹ　Ｍ．　＝　０
とする。ｒＸＥ−ＹＥ＜−３１Ｊの時はＸＭ＝０とする
。これらは井にシフト範囲をこえた時である． （ｉｉ）上記（ｉ）によって、桁合せ後の仮数部データ
ＸＭ’ｌとＹＭ’ｌを、加算又は減算命令によって加減
算回路２２で加算又は減算する。また指数部データの大
きい方をセレクタ３２でセレクトし、これをＺＥ’とし
て減算回路３４へ出力する。

（ｉｉｉ）加減算回路２２ノ出力結果ＺＭ’ｌを、＋１
ｂｉｔ正規化用エンコーダ３３に入力し、　ＺＭ’ｌの
上位数ビットから左又は右１　ｂｉｔシフト制御信号を
出力する．そのシフト制御信号に従い左右工ｂｉｔシフ
タ２３によって正規化を行なう。　このシフタ２３の出
力を信号経路Ａの仮数部出力Ｚ　Ｍ　１とする． ？こで、ＺＭ’ｌの正規化量が、±１　ｂｉｔ以上にな
る可能性はあるが、その時の出力セレクタ２７は、経路
Ｂを選択するので、ｄｏｎ″ｔ　Ｃａｒｅ　（関係なし
）である． ２）次に信号経路Ｂについては、 （ｉ）２人力信号の指数部下位２ｂｉｔっまりＸＥＩ，
ＸＥＯ，ＹＥＩ，ＹＥＯを入力として、第３図に従い，
ｌｂｉｔシフタ２４．または２４■でＸＭまたはＹＭを
ｌｂｉｔ右にシ“フトする．第３図でｒＸＪは不定の意
味である．第６図は第５図のカルノーマップをもとに設
計した信号ＸＳ（Ｘシフト），ＹＳ（Ｙシフト）の発生
回路である。

（１ｉ）上記（ｉ）により、桁合せ後の仮数部データＸ
Ｍ’２とＹＭ’２を、加算又は減算命令によって、加減
算回路２５で加減算する． （　ｉｉｉ　）加減算回路２５の出力結果ＺＭ’２に対
し、正規化量検出回路３５によって正規化量を検出する
．その検出結果に従って、３１ｂｉｔ左シフタ２６によ
ってシフトする事で正規化を行なう．そのシフタ２６の
出力を信号経路Ｂの仮数部データＺＭ２とする。

３）次に仮数部出力結果ＺＭＩ，ＺＭ２及び正規化量結
果Ｍ１または−Ｍ２の選択用セレクタ２７，セレクタ３
６の制御信号の選択条件は、第４図によって求まる． 入力信号ＸＭ．ＹＭの符号ｂｉｔ、加減算命令、指数部
ＸＥ，ＹＥの減算結果によって、第７図の如く選択信号
Ｃが作られ、それに従いセレクタ２７，セレクタ３６で
出力結果が選択され，出力される。

上記実施例によれば次の利点がある。

即ち第３０図の如く、従来の３２Ｅ６の浮動小数点の加
減算においては、その信号経路が、まず６ｂｉｔ減算回
路４によって指数部の差を求め、指数部の差に従い、Ｘ
シフタ５またはＹシフタ６　（３１ｂｉｔシフタ）によ
り，桁合せを行なう。そのデータを３２ｂｉｔ加減算回
路７にて加減算し、　その加減算結果を用いて正規化量
を検出し、この正規化量に従い、シフタ９でシフトを行
なう。その時のデータの回路遅延は、 （１）６ｂｉｔ減算回路４→　５段シフト回路５または
？→３２ｂｉｔ加減算回路７→−１　ｂｉｔ，　＋３１
ｂｉｔエンコーダ８→５段シフト回路９ となる。

一方、第２図の回路では、 （２）　６ｂｉｔ減算回路３１→５段シフト回路２１．
または２１■→３２ｂｉｔ加減算回路２２→±１　ｂｉ
ｔエンコーダ３３→１段シフト回路２３→セレクト回路
２７または、 （３）　４人力制御回路（第６図）→１段シフト回路２
４１または２４■→３２ｂｉｔ加減算回路２５→＋３１
ｂｉｔエンコーダ２５→５段シフト回路２６→セレクト
回路２７ 回路遅延は、信号パス（２），（３）の遅い方になる．
明らかに■，■は、（１）に比べゲート段数が少く、高
速性が実現できる． 第８図は従来の第３１図を改良した本発明の異なる実施
例で，これは仮数部３１ｂｉｔ，指数部６　ｂｉｔのＦ
ＡＳＵに適用したものである．第９図（ａ）は一般的な
１　ｂｉｔ減算器のブロック図、第９図（ｂ）はその真
理値表，第９図（ｃ）は同回路図，第ｌＯ図は第９図の
　１　ｂｉｔ減算器を利用した減算回路４及び０判定回
路１４の回路図，第１１図（ａ），第１２図は従来のＸ
シフト回路，Ｙシフト回路図、第１１図（ｂ）は問路部
５１のブロック図，第ｌ１図（ｃ）は同詳細回路図、第
１３図，第１４図は第８図のＸシフト回路５，Ｙシフト
回路６を示す。

第８図において４１〜４４はセレクタで、それぞれ選択
入力（Ｃｚ＋Ｃ２）が゛′１″の時、Ａ０〜Ａ，側の入
力が選択され，選択入力が“Ｏ”の時，他方の入力が選
択される。４５はＩ）　Ｍスルー又は一ＰＭ回路で、Ｐ
Ｍスルー回路４５は、Ｘの仮数部ＸＭ側が選択されるか
または加算（Ｘ＋Ｙ）の時使用され、−ＰＭ回路４５は
Ｙの仮数部ＹＭ側が選択されかつ減算（ｘ−ｙ）の時使
用されるもので、符シ｝反転回路である。この第８図で
は、 （】）入力データの指数部の差の絶対値Ｉ　ＸＥ−ＹＥ
１を減算回路４によって検出し、これが３１未満の時は
最終的に以下の回路が選択される。

まず、桁合せのため．ＸＥ−ＹＥの値によって仮数部Ｘ
Ｍ．ＹＭに対し、第ｌ５図に示すシフトを行なう． つまりＯ固定は行なわず、またＩＸＥ−ＹＥ≧３ｌの範
囲ではデータは保証しなくて良い．次に、上記のシフタ
で得られた仮数部ＸＭ’、ＹＭ’に対して、３ｌｂｆｔ
加減算回路７により演算を行なう． 次に、上記の加減算回路７によって得られた仮数部ＺＭ
’を正規化するために、正規化量検出回路８によって正
規化量を検出する．ここで正規化量検出回路８は、仮数
部ＺＭ’を入力とし、上位ｂｉｔを優先するプライオリ
ティー・エンコーダである。

上記正規化量で仮数部ＺＭ’　　を左シフトしたものを
仮数部出力とする． 減算回路１０によって，指数部データＸＥおよびＹＥの
大きい方から、上記正規化量を差し引いて、これを指数
部出力Ｂ，とする． ■　減算回路４の出力Ｉ　ＸＥ−ＹＥ　ｌが３１以上の
時は，最終的に以下の回路が選択される．この回路は、
セレクタ４１およびスルー回路，符号反転回路４５から
なり，第１６図に示す演算結果が出力される． この第１６図において「命令」とはＸ＋Ｙ，Ｘ−Ｙのこ
とであり、「加算及び減算』とは，加算の場合でも減算
の場合でもという意味である。

（３）　前述した通り，最後に上記（１）および■の出
力が、減算回路４の演算結果からＯ判定回路１４により
選択され、これを出力ＺＭおよびＺＥとする。

本失施例では、並列に処理される２系組の演算結果が，
Ｏ判定回路ｌ４により最後に選択される．つまり、本実
施例による浮動小数点加減算回路においては，Ｏ判定回
ｍｌ４はクリティカルバスに含まれない。また、第３１
図の従来技術においてＯ判定回路ｌ４の演算結果を入力
とするＯ固定回路１２，ｌ３が、本実施例による浮動小
数点加減算回路では存在しない。従来技術では，Ｏ判定
回路及びＯ固定回路による処理速度の低下が大きかった
が、本発明では、これを回避することで高速性を美況し
ている． 第ｌ７図ないし第１９図は加減算前の仮数部データ？ら
正規化量を検出し、高速化をはかる実施例である６図中
５１はスルーまたは符号反転回路で，減算の場合、仮数
部ＹＭの符号を反転する。８■は正規化量検出回路８の
エンコーダ、５２〜５４は減算回路、５５は１ビット修
正検出回路，５６は左１　ｂｉｔシフタ，５７は右１　
ｂｉｔシフタ、５８．　５９はセレクタである。シフタ
５６は１　ｂｉｔシフト不足の時、左へ１ｂｉｔシフト
するもの、シフタ５７は１　ｂｉｔシフトしすぎの時、
右へｌビットもどすものである．正規化データをそのま
へ通過させたい時は、経路６０を用いる。

（１）最初に，本発明の特徴である正規化量検出の実施
例について説明する． ここで、　仮数部データは隠れｂｉｔ無しの２の補正数
表現であるとし、加算命令だけを考える。

まず，桁合せ後の仮数部データがＸＭ’、ＹＭ’が同符
号である場合、その加算結果について，正規化による左
シフトは行なわれない．つまり、加算結果においては、
ＸＭ’．ＹＭ’が異符号である場合のみを考えれば良い
．ここで，Ｘ．Ｍ’、ＹＭ’から直接、正規化量を検出
する方広を考える。以下の説明のため，　ＸＭ’、ＹＭ
’の対応する各ｂｉｔが、共にＯである場合を１１　Ｑ
　Ｉ＋、片方が↓である場合を“′１″′，共に１であ
る場合を゛′２″と表現することにする。正規化が生じ
るのは、加算結果において、符１ｂｉｔであるＭＳＢ　
（最上位ｂｉｔ）と同じデータが、ＭＳＢから辿続して
３ｂｊ．ｔ以上並ぶ場合であり、第２０図に示す２つの
場合しかない。

つまり，■の場合は、加算結果が負になる場合で、加算
結果において、正規化位置まで１が続く。

これを加算前データで見れば、最初にｔが続き，これに
０が１　ｂｉｔ続く。次に２以外が来れば、加算結果に
おいてこれより下位に１が続くことはない。加算前デー
タにおいて０の次に２が来れば、２が続く限り加算結果
において１が続く。

一方■の場合は、加算結果が正になる場合で，加算結果
において、正規化位置までＯが続く。これも■の場合と
同様に加算前データで見れば，最初に工が続き、これに
２が１　ｂｉｔ続く。　次にＯ以外が来れば，加算結果
においてこれより下位にＯが続くことはなく、加算前デ
ータにおいて２の次にＯが来れば，０が続く限り加算結
果においてＯが続く． 以上から、加算前データにおいて隣接する３ｂｉｔを検
証すれば、その中央のビットが正規化位置となり得るか
どうかが判るので、加算前データの各ｂｉｔについて、
左右１　ｂｉｔを含む３ｂｉｔで上記の検証を行ない、
対応するｂｉｔにフラグを立て、つまり加算後に正規化
した場合にＭＳＢとなるところにフラグを立て，このｂ
ｉｔ列をプライオリテイー・エンコーダ８，８，に通す
ことで、正規化量を検出する車ができる． 詳細に説明するため、上記■、■を第２１図に示すのよ
うに場合分けし、正規化検出によるフラグ位置を併記す
る． ここで、第２１図で備考欄に記したように、加算結果に
よって２通りの正規化が予想される場合がある．　これ
らは、下位ｂｉｔからの桁上りによって生じるものであ
るが、その正規化量は，高々ｌｂｉｔしか違わない．　
　ｌｂｉｔの修正は容易なので、加算後に１　ｂｉｔの
修正を行なうものとする。

ところで第２１図において、上記１　ｂｉｔの修正が必
要な場合には、フラグの欄で“・・・・０１１．Ｘ・・
・・・・　のように正規化が起こり得る２　ｂｉｔにフ
ラグ（「ｌ」で示す）が立っているが、加算後にｔｂｉ
ｔの修正をすることを前提とすれば、この２　ｂｉｔの
うちのいずれかにフラグを立てれば良い。この点を考慮
して、正規化量検出のための論理回路を設計した例を示
す．ここでＳおよびＣは加算前データであり、“Ｏ”の
時ｓｃ＝ｏｏ．　　“１”の時ＳＣ＝１０．”２”の時
ＳＣ＝Ｏ　Ｌである。また，当該３ｂｉｔに対し、上位
ｂｉｔからＳＯＣＯ．Ｓ１．Ｃ１、Ｓ　２Ｇ２とする。

ａ）　加算後に右１ｂｉｔの修正をする場合。

この場合，上記１　ｂｉｔ修正を考慮した２　ｂｉｔの
フラグの内、下位ｂｉｔにフラグを立て，上位ｂｉｔに
はフラグを立てない。第２２図にカルノー図、第２３図
にこのカルノー図から求めた正規化爪検出回路を示す．
第２２図において上下または左右２欄にわたり九枠で囲
った部分は、カルノー図から得る回路のｍ　ａｔ化のた
めの手法を示し、第２３図の回路は第２２図のＳｏ，Ｃ
ｏ，ＳＬ，Ｃｌ，Ｓ２，Ｓ２の計６独から得られろ。

ｂ）　加算後に左Ｌ　ｂｉｔの修正をする場合。

この場合，上記１　ｂｉｔ修正を考慮した２　ｂｉｔの
フラグの内、上位ｂｉｔにフラグを立て、下位ｂｉｔの
フラグは１１　Ｑ”、ＬＬ　Ｌ”のいずれでも良い。第
２４図にカルノー図、第２５図にこのカルノー図から求
めた正規化址検出凹路を示す。上記の右１　ｂｉｔの修
正をする場合より，小さい回路で実現できる。

Ｃ）　加算後に左または右１　ｂｉｔの修正をする場合
。

この場合、上記１　ｂｉｔ修正を考慮した２　ｂｉｔの
フラグの内、下位ｂｉｔにフラグを立て、上位ｂｉｔの
フラグは“Ｏ′″、′｛”のいずれでも良い。第２６図
にカルノー図，第２７図はこのカルノー図から求めた正
規化量検出回路を示す。上記の左１　ｂｉｔの修正をす
る場合より、さらに小さい回路で実現できる。

■　次に、本発明を適用した仮数部３１ｂｉｔ，指数部
６ｂｉｔの’ｔｆ動小数ｉｊＨ加減算ｌりＩ路の実施例
について説明する。

第ｌ７図が、左右１　ｂｉｔの修正を考慮した本実施例
のブロック図である。

まず、減算回路４によって入力Ｘの指数部データＸ　Ｅ
と、六力Ｙの指数部データＹＥとの差ＸＥ−ＹＥを求め
、その結果に従いＸシフト同路５、Ｙシフト回路６によ
り、仮数部データＸＭもしくはＹＭを右方向にＩＸＥ−
ＹＥＩシフトすることによって桁合せを行なう。また，
セレクタによりＸＥ．ＹＥの大きい方を選択し、　これ
をＺＥ’とする。

次に、（１）で説明した正規化量検出回路を適川するた
め、減算の場合は回路５ｌでＹの仮数部の符号を反転す
る。

次に，仮数部データＸＭ’とＹＭ’の加算を行ない、同
時に（１）の正規化量検出回路により正規化量ＮＥを検
出し、その出力をエンコードする。

次に、減算回路５２〜５４によって、指数部ＺＥ’から
正規化量ＮＥｆｉ−減算する。この時、滅算回路５２〜
５４は，　指数部の正規化において左右１　ｂｉｔの修
正を考慮し，各々ＺＥ’−ＮＥ−１，ＺＥ’−ＮＥ．Ｚ
Ｅ′−ＮＥ十上を演算する． 上記減算と同時に、上記正規化量にしたがって、，！ｌ
：．シフタ９により仮数部ｚＭ′を正規化する。その後
，検出回路５５で、左１　ｂｉｔシフタ５６または右１
．ｂｉｔシフタ５７による左右１　ｂｉｔの修正値を検
出する。

最後に、上記正規化と同時に左３１ｂｉｔシフタ９の出
力から検出した修正量にしたがい、セレクタにより仮数
部ＺＭおよび指数部ＺＥを選択し、これを浮動小数点加
減算回路の出力結果とする。

第１８図は、右１ｂｉｔの修正を考慮した実施例のブロ
ック図である。（１）で前述した通り，正規化量検出回
路は左右１　ｂｉｔ修正の場合に比べて複雑だが、指数
部正規化のための減算回路と，仮数部正規化のためのｌ
　ｂｉｔシフタが１つづつ少くてすみ、ＺＥおよびＺＭ
を選択するためのセレグタ５８．　５９も小さくてすむ
。

第１９図は、左１　ｂｉｔの修正を考慮した実施例のブ
ロック図である。（１）で前述した通り、正規化量検出
回路は左　１　ｂｉｔ修正の場合に比へて簡単であるが
、左右１　ｂｉｔ修正の場合に比べてｍ雑である。

しかし，　正規化のための減算回路および１　ｂｉｔシ
フタの回路規模は、　右１　ｂｉｔ修正の場合と同じで
ある。

従来の浮動小数点加減算回路では，正規化回路において
、仮数部加減算回路の出力結果から正規化量を検出して
いるため、正規化が仮数部の加減算結果が検出されるま
で行なわれなかったが、本実施例では、加減算前の仮数
部データから正規化量を検出するため、正規化が仮数部
の加減算結果の出力に先立って行なわれ、品速な浮動小
数４’（！）＋加減算回路を設計することができる。特
に、指数部の減算は，正規化に費やす時間に対して大き
な比重を占めているので、これが仮数部加減算出力に先
立って行なわれることは、島速化に寄写する。

第２８図はＦＡＳＵの高速化を図るための異なる尖施例
である。即ち通常の正規化回路（例えば第３１図のシフ
タ９参照）は、前段部に、加減算回路？力がオーバーフ
ローした場合に．　　ｌｂｉｔ右シフトさせるシフタが
設けてある。　この１　ｂｉｔ右シフタ９１は、シフタ
９から独立させてもかまわないので、これらシフタ９，
９■を並列配置し、例えば加減算器７の出力の上位２　
ｂｉｔを用いて形成した制御信号により，セレクタｌ６
で出力選択する構成とすれば，加減算Ｍ路７以降でのゲ
ート段数が減り、その分高速化が図れるものである。ま
た、右１ｂｉｔシフタの全てを独立させず、　クリテイ
カルバスだけをシフタ９から独立させることでも、同様
に高速化を図ることができる。

なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例では仮数部演算経路を２個とし、こ
れらを選択するようにしたが、それ以上としてもよい． ［発明の効果コ 以上説明した如く本発明によれば、ゲート段数を少とし
たり、演算経路を複数としてこれらを共に動作させ、得
たい出力のみを選択するようにしたり，上記演算経路の
動作中に選択用信号も並行してネｊ？られるようにした
ため、高速化された７ｌ動小数点データ加減算回路が提
供できるものである。

４．図面のｆＩｆｆ拒む説明 第１図は本発明の一実施例の構戒図、第２図は同構成の
具体例を示す構成図、第３図ないし第５図は同構成の作
用を示す図表、第６図，第７図は同構成の一部詳細回路
図、第８図は本発明の異なる実施例の構成図、第９図は
同構成の一部詳細説明図、第１０図は減算回路及びＯ判
定回路部分図、第１１図，第１２図は第８図の構成の効
果説明に用いる従来（ｌ！１路図、第１３１１，第１４
図は同従来ｉ（ｔＩ路の改良例を示す回路図，第ｌ５図
，第１６図は第８図の構成の作用を示す図表、第ｌ７図
ないし第１９図は本発明の異なる実施例の構成図、第２
０図ないし第２７図は同構成の一部説明図，第２８図は
本発明の異なる実施例の構成図、第２９図ないし第３１
図は従来回路の構戊図，第３２図は第３１図の作用を示
す図表である。

４　，　１０．　３１・・・減算回路、　５，６・・・
右３０ｂｉｔシ？タ、７・・・加減算回路、８・・・正
規化量検出回路、８１・・エンコーダ、９・・・左３０
ｂｉｔシフタ、９１・・・右１ｂｉｔシフタ，１５・・
・シフト量検出回路、１６・・・セレクタ，　２１■・
・・Ｘシフタ、２１１・・Ｙシフタ、２１．２４・・・
桁合せ回路、２２．　２５・・・加減算回路、２３．　
２６・・・正規化回Ｒ６、２４，，２４■・・・ｌｂｉ
ｔシフタ，２７・・・セレクタ，３３．３５・・・エン
コーダ、４１．　４３・・・セレクタ，４５・・・ＰＭ
スルー又は一ＰＭ回路、５ｌ・・・スルー又は反転回路
、５５・・・修正量検出回路、５６・・・左１　ｂｉｔ
シフタ，５７・・右１　ｂｉｔシフタ，５９・・・セレ
クタ。

出力２ 第 １ 図 第 ３ 図 第 ４ 図 （ｂ） （Ｃ） 第 ９ 図 第１５図 第１６図 ＸＥ　ＹＥ ＸＭ ＹＭ 第１８図 箪１９図 第２０図 第２１図 （ａ） （ｃ） （ｂ） （ｄ） 第２２図 第２４図 （ａ） （ｃ） （ｂ） （ｄ） 第２６図 第２７図 第２９図 ＺＥ 第３０図 ＺＭ 第３２図

Claims (5)

【特許請求の範囲】
1. （１）浮動小数点データの演算処理経路を少くとも２個
   有し、浮動小数点データかまたは、演算処理の中間デー
   タを用いて前記処理経路を選択する手段を具備したこと
   を特徴とする浮動小数点データ加減算回路。
2. （２）少くとも第１，第２の仮数部データ演算経路を有
   し、前記第１の仮数部データ演算処理経路は、第１，第
   ２の仮数部データのビット数に応じたビット数を有し指
   数部データの差に応じて仮数部データの桁合せを行なう
   桁合せ回路と、該回路で桁合せされた仮数部データの加
   減算を行なう第１の加減算回路と、該回路での加減算結
   果から左または右１ビットのシフト量を検出しその検出
   結果に応じて左または右１ビットのシフトを行なう第１
   のシフタとを有し、前記第２の仮数部データ演算経路は
   、指数部データに応じて第１，第２の仮数部データの１
   ビットシフトを行なう桁合せシフト回路と、これらシフ
   ト回路の出力の加算または減算を行なう第２の加減算回
   路と、該回路による加減算結果から正規化量を検出しそ
   の検出結果に応じて正規化シフトを行なう第２のシフタ
   とを有し、指数部データの差に応じて前記第１，第２の
   シフタの出力を選択することを特徴とする浮動小数点デ
   ータ加減算回路。
3. （３）少くとも第１、第２の仮数部データ演算経路を有
   し、前記第１の仮数部データ演算経路は、指数部データ
   の差に応じて仮数部データの桁合せを行なう桁合せ回路
   と、該回路により桁合せされた仮数部データの加算また
   は減算を行なう加減算回路と、該回路での演算結果から
   正規化量を検出する正規化量検出回路と、前記正規化量
   に応じて仮数部データの正規化を行なう正規化用シフタ
   とを有し、前記第２の仮数部データ演算経路は、入力オ
   ペランドスルーの経路と入力オペランドの符号反転回路
   を有し、浮動小数点データの加算命令時において、指数
   部の差が仮数部桁合せ桁数より大きい時、指数部が大で
   あるオペランドのスルーデータを加減算結果とし、浮動
   小数点データの減算命令において、指数部の差が仮数部
   桁合せ桁数より大きい時、２つのオペランド内の被減数
   が大である時は被減数側のスルーデータを、減数が大で
   ある時は減数側の符号反転データを、加減算結果とする
   ものであり、指数部データの差に応じて前記第１，第２
   の仮数部データ演算経路の出力を選択することを特徴と
   する浮動小数点データ加減算回路。
4. （４）指数部データの差に応じて仮数部データの桁合せ
   を行なう桁合せ回路と、該回路により桁合せされた仮数
   部データの加算または減算を行なう加減算回路と、該回
   路での演算前の仮数部データの各ビットの一部とその前
   後の複数ビットからフラグを立て、それを正規化量エン
   コード回路の入力とする正規化量検出回路と、該回路の
   出力に応じて前記加減算回路からの仮数部データの正規
   化を行なう正規化用シフタと、該シフタの出力から該出
   力データを右または左へ１ビットシフトするか否かを選
   択する手段とを具備したことを特徴とする浮動小数点デ
   ータ加減算回路。
5. （５）指数部データの差に応じて仮数部データの桁合せ
   を行なう桁合せ回路と、該回路により桁合せされた仮数
   部データの加算または減算を行なう加減算回路と、該回
   路での演算結果から正規化量を検出する正規化量検出回
   路と、前記正規化量に応じて仮数部データの正規化を行
   なう正規化用シフタと、前記加減算回路の出力を入力と
   し該加減算回路出力がオーバーフローしたとき１ビット
   の右シフトを行なう右シフタと、前記加減算回路の出力
   データを用い、オーバーフロー検出と、正規化量検出を
   並列に行う手段とを具備したことを特徴とする浮動小数
   点データ加減算回路。