JPH07225671A

JPH07225671A - 結果正規化機構と動作の方法

Info

Publication number: JPH07225671A
Application number: JP6300015A
Authority: JP
Inventors: Bradley G Burgess; ブラッドリー・ジー・バージェス; Timothy A Elliott; ティモシー・エイ・エリオット; Christopher H Olson; クリストファー・エイチ・オルソン; Terence M Potter; テレンス・エム・ポッター
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-12-06
Filing date: 1994-12-02
Publication date: 1995-08-22
Anticipated expiration: 2012-10-08
Also published as: US5392228A; JP2662196B2; TW236012B; KR100239029B1; EP0657805A1; KR950020084A

Abstract

(57)【要約】【目的】本発明の目的は、加算器結果内の先頭の１の
位置を示すマスクを２段階で生成する、加算器と共に使
用するための結果正規化機構を提供することである。【構成】第１段では、先頭０予測機構が、２桁の中で
の位置を決定する。第２段では、先頭０カウント・イン
ジケータが、単一桁までその位置を決定する。マスクを
使用して、マルチプレクサ・アレイの各段が加算器結果
をシフトする桁数を制御する。したがって、マルチプレ
クサ・アレイの出力には、先頭の１が含まれる。【効果】本発明の結果正規化機構は、データ・プロセ
ッサ内の浮動小数点実行ユニットや、デジタル信号処理
システムなどでの高性能応用分野に有利に使用すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的にはディジタル
計算システムに関し、具体的には正規化機構に関する。

【０００２】

【従来の技術】デジタル計算システムでは、しばしば
「浮動小数点」フォーマットでデータが表現される。浮
動小数点の数値は、仮数と指数からなる。その数の値
は、指数が正の場合には、仮数、その記数体系の基数お
よび指数の積である。逆に、指数が負の場合には、その
数の値は、基数と指数の積で仮数を割った商である。デ
ィジタル計算システムで最も一般的な記数体系の基数
は、２である。

【０００３】ディジタル計算システムは、二進数の仮数
の先頭桁または最上位ビットが１であることを必要とす
ることがしばしばである。この場合、指数は、上で説明
した値が、元々表現されていた数の値と等しくなるよう
に調節される。デジタル計算システムでは、データ精度
向上、実施態様速度および業界基準を含む複数の理由の
ために、この必要条件が設けられる。

【０００４】正規化機構とは、浮動小数点表記で表現さ
れたデータを受け取り、仮数の先頭桁が１になるように
仮数と指数を調節する装置の１種である。既知の正規化
機構は、複数の逐次化されたステップでこの機能を実行
する。たとえば、既知の正規化機構には、６４ビットの
正規化されていない仮数を受け取り、３段階で正規化さ
れた仮数を出力するものがある。

【０００５】既知の正規化機構の第１段では、先頭の１
が、最初の１６桁にある、第１７桁から第３２桁の中に
ある、第３３桁から第４８桁の中にある、または、第４
９桁から第６４桁の中にあるのうちのいずれであるか
を、正規化機構が判定する。この第１判定の結果によっ
て、第１の６４ビット４対１マルチプレクサの出力が制
御される。第１マルチプレクサは、入力値、１６桁シフ
トされ１６個の０を連結された入力値、３２桁シフトさ
れ３２個の０を連結された入力値、または、４８桁シフ
トされ４８個の０を連結された入力値のうちのいずれか
を出力する。この段の後では、仮数の先頭の１が、最初
の１６桁に含まれるようになる。

【０００６】既知の正規化機構の第２段では、先頭の１
が、第１段出力の最初の４桁にある、第５桁から第８桁
の中にある、第９桁から第１２桁の中にある、または、
第１３桁から第１６桁の中にあるのいずれであるかを正
規化機構が判定する。この第２判定の結果によって、第
２の６４ビット４対１マルチプレクサの出力が制御され
る。第２マルチプレクサは、第１マルチプレクサの出
力、４桁シフトされ４個の０を連結された第１マルチプ
レクサの出力、８桁シフトされ８個の０を連結された第
１マルチプレクサの出力、または、１２桁シフトされ１
２個の０を連結された第１マルチプレクサの出力のいず
れかを出力する。この段の後では、仮数の先頭の１が、
最初の４桁に含まれるようになる。

【０００７】既知の正規化機構の第３段では、先頭の１
が、第２段出力の第１桁にある、第２桁にある、第３桁
にある、または、第４桁にあるのいずれであるかを正規
化機構が判定する。この第３判定の結果によって、第３
の６４ビット４対１マルチプレクサの出力が制御され
る。第３マルチプレクサは、第２マルチプレクサの出
力、１桁シフトされ１個の０を連結された第２マルチプ
レクサの出力、２桁シフトされ２個の０を連結された第
２マルチプレクサの出力、または、３桁シフトされ３個
の０を連結された第２マルチプレクサの出力のいずれか
を出力する。この段の後では、仮数の先頭の１が、最初
の桁に含まれるようになる。

【０００８】

【発明が解決しようとする課題】既知の３段正規化機構
のクリティカル・パスの速度は、上で述べた３つの判定
が中間シフト結果を必要とするので、３つの４対１マル
チプレクサと３組の復号回路を介する伝播遅延である。

【０００９】本発明によれば、既知の正規化機構および
正規化方法の短所を実質的に除去する、結果正規化機構
が開示される。

【００１０】

【課題を解決するための手段】加算器と共に使用するた
めの結果正規化機構は、第１マスク回路、第２マスク回
路、符号化回路、第１マルチプレクサおよび第２マルチ
プレクサ回路を有する。加算器は、第１および第２のオ
ペランドを受け取り、第１オペランドと第２オペランド
の和に論理的に等しい結果を生成する。第１マスク回路
は、第１オペランドと第２オペランドを受け取り、第１
オペランドと第２オペランドに応答して第１マスクを生
成する。第１マスクは、結果の中での先頭の１の位置
と、先頭の１の位置に隣接する位置を示す。第２マスク
回路は、第１マスク回路に結合され、第１マスクと結果
を受け取り、第１マスクと結果に応答して第２マスクを
生成する。第２マスクは、結果の中での先頭の１の位置
を示す。符号化回路は、第２マスク回路に結合され、第
２マスクを受け取り、第１および第２の制御信号を生成
する。第１マルチプレクサは、符号化回路に結合され、
結果と第１制御信号を受け取り、第１制御信号に応答し
て第１桁数だけ結果をシフトする。第１マルチプレクサ
は、シフトされた結果を生成する。第２マルチプレクサ
は、符号化回路と第１マルチプレクサに結合され、シフ
トされた結果と第２制御信号を受け取り、第２制御信号
に応答して第２桁数だけシフトされた結果をシフトす
る。第２マルチプレクサは、正規化された結果を生成す
る。

【００１１】加算器内で第１および第２のオペランドを
受け取るステップ、加算器内で結果を生成するステッ
プ、第１マスク回路内で第１マスクを生成するステッ
プ、第２マスク回路内で第２マスクを生成するステッ
プ、第２マスク回路に結合された符号化回路内で第１お
よび第２の制御信号を生成するステップ、第１マルチプ
レクサ内で結果をシフトするステップ、および、第２マ
ルチプレクサ内でシフトされた結果をシフトするステッ
プを含む、結果正規化機構を動作させる方法も説明す
る。加算器の結果は、論理的には、第１オペランドと第
２オペランドの和に等しい。第１マスクは、第１オペラ
ンドと第２オペランドに応答し、結果の中での先頭の１
の位置と、先頭の１の位置に隣接する位置とを表す。第
２マスク回路は、第１マスク回路に結合される。第２マ
スクは、第１マスクと結果とに応答し、結果の中での先
頭の１の位置を示す。第１のシフトのステップで、第１
制御信号に応答する第１の桁数だけ結果をシフトする。
第１マルチプレクサは、シフトされた結果を生成する。
第２のシフトのステップで、第２制御信号に応答する第
２の桁数だけシフトされた結果をシフトし、正規化され
た結果を生成する。

【００１２】

【実施例】図１は、本発明に従って構成されたデータ・
プロセッサ１０のブロック図である。データ・プロセッ
サ１０は、浮動小数点のデータを操作する。データ・プ
ロセッサ１０は、先頭桁に１を置くためにデータをシフ
トしなければならない桁数を入力データから判定する正
規化機構を有する。本発明の正規化機構は、後続のシフ
ト量を決定するために中間シフト結果を使用しない。し
たがって、本発明の正規化機構のクリティカル・パスの
速度は、マルチプレクサ・アレイと単一レベルの復号論
理機構を介する伝播遅延である。本発明の正規化機構
は、データ・プロセッサ、ディジタル信号処理などの高
速応用例での使用に適している。

【００１３】図１によれば、バス・インターフェース・
ユニット（以下、ＢＩＵと呼称する）１２が、データ・
プロセッサ１０とデータ処理システムの残り（図示せ
ず）の間のデータの流れを制御する。ＢＩＵ１２は、命
令キャッシュ１４とデータ・キャッシュ１６に接続され
る。命令キャッシュ１４は、分岐ユニット１８と完了／
ディスパッチ・ユニット２０に命令ストリームを供給す
る。分岐ユニット１８は、図２および図３に関連して下
で詳細に説明する。完了／ディスパッチ・ユニット２０
は、個々の命令を、適当な実行ユニットに転送する。デ
ータ・プロセッサ１０は、固定小数点実行ユニット２
２、ロード／ストア実行ユニット２４および浮動小数点
実行ユニット２６を有する。固定小数点実行ユニット２
２とロード／ストア実行ユニット２４は、汎用アーキテ
クチャ・レジスタ・ファイル（図中ではＧＰＲと記し、
以下ではＧＰＲファイルと呼称する）２８と第１リネー
ム・バッファ３０を読み取り、結果をそれらに書き込
む。浮動小数点実行ユニット２６とロード／ストア実行
ユニット２４は、浮動小数点アーキテクチャ・レジスタ
・ファイル（図中ではＦＰＲと記し、以下ではＦＰＲフ
ァイルと呼称する）３２と第２リネーム・バッファ３４
を読み取り、結果をそれらに書き込む。

【００１４】本発明の正規化機構を有しないデータ・プ
ロセッサ１０の動作は、当技術分野で既知である。一般
に、分岐ユニット１８は、特定のデータ・レジスタの内
容とプログラム・ステップ自体から、プログラム命令の
どのシーケンスが適切であるかを判定する。完了／ディ
スパッチ・ユニット２０は、個々の命令を、さまざまな
実行ユニットすなわち固定小数点実行ユニット２２、ロ
ード／ストア実行ユニット２４および浮動小数点実行ユ
ニット２６に発行する。実行ユニットのそれぞれは、命
令の特定の種類のうちの１つまたは複数の命令を実行す
る。各実行ユニットの命令の特定の種類は、実行ユニッ
トの名前によって示されている。たとえば、浮動小数点
実行ユニット２６は、浮動小数点で表現されたデータを
操作する。浮動小数点実行ユニット２６については、図
２ないし図５に関連して下で説明する。

【００１５】固定小数点実行ユニット２２は、その動作
の結果を、第１リネーム・バッファ３０内の指定された
項目に返す。第１リネーム・バッファ３０は、その結果
を生成した命令に先行するすべての命令がそれぞれのＧ
ＰＲファイル項目を更新し終えた時に、第１リネーム・
バッファ３０からの１項目を用いてＧＰＲファイル２８
の１項目を周期的に更新する。完了／ディスパッチ・ユ
ニット２０は、この更新を調整する。第１リネーム・バ
ッファ３０とＧＰＲファイル２８の両方が、固定小数点
実行ユニット２２にオペランドを供給することができ
る。逆に、浮動小数点実行ユニット２６は、その動作の
結果を、第２リネーム・バッファ３４内の指定された項
目に返す。第２リネーム・バッファ３４は、その結果を
生成した命令に先行するすべての命令がそれぞれのＧＰ
Ｒファイル項目を更新し終えた時に、第２リネーム・バ
ッファ３４内の１項目を用いてＦＰＲファイル３２の１
項目を周期的に更新する。完了／ディスパッチ・ユニッ
ト２０は、この更新も調整する。第２リネーム・バッフ
ァ３４とＦＰＲファイル３２の両方が、浮動小数点実行
ユニット２６にオペランドを供給することができる。

【００１６】ロード／ストア実行ユニット２４は、ＧＰ
Ｒファイル２８、第１リネーム・バッファ３０、ＦＰＲ
ファイル３２または第２リネーム・バッファ３４に記憶
されたデータを読み取り、選択されたデータをデータ・
キャッシュ１６に書き込む。このデータは、本発明に関
連しないデータ・プロセッサ１０の動作特性に応じて、
外部記憶システム（図示せず）に書き込むことも可能で
ある。逆に、ロード／ストア実行ユニット２４は、デー
タ・キャッシュ１６に記憶されたデータを読み取り、読
み取ったデータをＧＰＲファイル２８、第１リネーム・
バッファ３０、ＦＰＲファイル３２または第２リネーム
・バッファ３４に書き込むことも行う。

【００１７】本発明の正規化機構を有するデータ・プロ
セッサ１０の動作を、図２ないし図５に関連して下で説
明する。一般に、データ・プロセッサ１０は、縮小命令
セット・コンピュータ（「ＲＩＳＣ」）である。データ
・プロセッサ１０は、各命令をより小さなステップのシ
ーケンスに分解し、各ステップを他の命令のステップと
時間的にオーバーラップさせることによって、高性能を
達成する。この性能戦略を、「パイプライン化」と称す
る。各パイプライン・ステップは、他のすべてのパイプ
ライン・ステップと互換性を有するために、所与の最大
時間周期内で実行されなければならない。

【００１８】図示の実施例では、各命令が、５つほどの
別個のステップ、すなわち、取出し、ディスパッチ、実
行、ライトバックおよび完了に分割される。命令キャッ
シュ１４内の記憶管理回路（図示せず）が、取り出し段
階の間に分岐ユニット１８によって識別される記憶アド
レスから始まる１つまたは複数の命令を検索する。完了
／ディスパッチ・ユニット２０は、許容されないデータ
依存性が存在しないことを判定し、ディスパッチ段階で
の命令の結果のためにリネーム・バッファ項目を予約し
た後に、適当な実行ユニットに各命令を経路指定する。
特定の実行ユニットのそれぞれは、実行段階の間にその
プログラムされた命令を実行し、結果が存在するなら
ば、ライトバック段階の間に、予約されたリネーム・バ
ッファ項目に結果を書き込む。最後に、完了／ディスパ
ッチ・ユニット２０が、特定の命令に先行するすべての
命令がアーキテクチャ・レジスタ・ファイルを更新した
後に、リネーム・バッファに記憶された特定の命令の結
果を用いてアーキテクチャ・レジスタ・ファイルを更新
する。一般に、各命令は、１マシン・クロック・サイク
ルを要する。しかし、一部の命令は、実行に複数のクロ
ック・サイクルを必要とし、その一方で、５段階のすべ
てを必要としない命令も存在する。たとえば、浮動小数
点命令は、実行に３クロック・サイクルを要する。本発
明の正規化機構は、この３実行サイクルの第３サイクル
で、浮動小数点実行ユニット２６から出力されるデータ
を正規化するのに使用される。さまざまな命令の完了に
要する時間の範囲が原因で、特定の命令のライトバック
段階と完了段階の間に遅延が生じる場合もある。

【００１９】図２は、図１に示された浮動小数点実行ユ
ニット２６のブロック図である。浮動小数点実行ユニッ
ト２６は、ＰｏｗｅｒＰＣアーキテクチャ命令セットか
ら"fused-multiply-add"命令と"fused-multiply-subtra
ct"命令を実行する。fused-multiply-add命令は、（Ａ
×Ｃ）＋Ｂを実行し、fused-multiply-subtract命令
は、（Ａ×Ｃ）−Ｂを実行する。ただし、Ａ、Ｂおよび
Ｃは、各オペランドの先頭が１の浮動小数点表記で表現
された入力オペランドである。オペランドＡ、Ｂおよび
Ｃのそれぞれの仮数は５３ビット長、指数は１１ビット
長である。浮動小数点実行ユニット２６は、fused-mult
iply-add命令を３クロック・サイクルで実行する。

【００２０】この３クロック・サイクルの第１サイクル
で、オペランドＡ、ＢおよびＣが、それぞれラッチ３
６、３８および４０によってラッチされる。この第１段
階では、オペランドＡおよびＣが互いに乗算され、オペ
ランドＢは、積（Ａ×Ｃ）への加算のために準備され
る。

【００２１】ウォーレス加算器４２またはキャリー保存
加算器が、積（Ａ×Ｃ）を生成する。ウォーレス加算器
４２は、オペランドＡおよびＣを受け取り、乗算演算
を、"ＳＵＭ"（和）および"ＣＡＲＲＹ"（繰上り）とし
て既知であり、そのように記された２つの中間結果の和
に変換する。この２つの中間結果は、２進小数点位置の
左に２桁と小数１０４桁の１０６桁からなる２つの列に
格納される。

【００２２】アライナ４４が、積（Ａ×Ｃ）への加算の
ためにＢを準備する。第１に、アライナ（整列器）４４
は、積（Ａ×Ｃ）の指数に一致するようにオペランドＢ
をシフトする。第２に、アライナ４４は、オペランドＢ
の符号ビットと浮動小数点命令によって選択された数学
演算が矛盾しないようにオペランドＢをフォーマットす
る。アライナ４４は、オペランドＢと、オペランドＡお
よびＣの指数とを受け取る。

【００２３】アライナ４４は、ウォーレス加算器４２の
中間結果との加算に備えて、オペランドＢの仮数をシフ
トする。アライナ４４は、オペランドＢの仮数をＺ位置
だけシフトする両方向シフタとすることができる。ただ
し、Ｚは、オペランドＡの指数とオペランドＣの指数の
和からオペランドＢの指数を減じた値に等しい。アライ
ナ４４は、Ｚが負の場合には左、Ｚが正の場合には右
に、Ｚ位置だけオペランドＢの仮数をシフトする。

【００２４】図示の実施例では、データ・プロセッサ１
０が、高性能データ・プロセッサである。このような応
用例では、上で述べた両方向シフタは、比較的大きく低
速な回路になる。したがって、アライナ４４は、右方向
専用シフタとして実施される。概念上、オペランドＢの
仮数が、５６位置左にシフトされ、オペランドＢの指数
が、５６減じられる。実際には、アライナ４４は、オペ
ランドＢの仮数を特定の位置数だけ右にシフトするに過
ぎない。必要であれば、本発明の正規化機構（下で説明
する）が、後程オペランドの仮数を左にシフトする。右
シフトの特定の位置数は、（１）０または（２）（ＥＡ
＋ＥＣ−（ＥＢ−５６））のうちの大きい方に等しい。
ただし、ＥＡ、ＥＢおよびＥＣは、それぞれオペランド
Ａ、ＢおよびＣの指数である。アライナ４４は、第１中
間マスクＢ−ＳＨＩＦＴも生成する。Ｂ−ＳＨＩＦＴ
は、右シフトの後のオペランドＢの先頭の１の位置（５
５ビットのうちの１ビットがオンの２⁶に符号化され
る）と、先頭の１の桁の位置を表すビットに直接隣接す
る２ビットの位置を表す。

【００２５】アライナ４４は、オペランドＢの符号ビッ
トと浮動小数点実行ユニット２６によって実行される数
学命令を考慮に入れるために、オペランドＢの仮数に対
するビット単位演算も実行する。アライナ４４は、各ビ
ットと制御信号ＬＯＧＩＣＡＬＳＵＢ（論理減算）の
排他的論理和（ＸＯＲ）をとることによって、ビット単
位の反転を行い、オペランドを２の補数表記にする（２
の補数表記には、反転されたオペランドに１を加算する
必要もある。この加算は、条件的に行われる。詳しい説
明は、全加算器５６に関連して下で行う）。ＬＯＧＩＣ
ＡＬＳＵＢは、（１）（Ａ×Ｃ）とＢが同一の符号を
有し、命令が減算である（fused-multiply-subtract命
令）か、（２）（Ａ×Ｃ）とＢが異なる符号を有し、命
令が加算命令である、のいずれかなので、浮動小数点実
行ユニット２６が、積（Ａ×Ｃ）からＢを減算しなけれ
ばならないことを示す。

【００２６】３クロック・サイクルの第２サイクルで
は、Ｂ−ＳＨＩＦＴの値、右シフトされたオペランドＢ
の仮数、中間結果のＳＵＭおよびＣＡＲＲＹが、それぞ
れラッチ４６、４８、５０および５２によってラッチさ
れる。繰上り保存加算器５４が、オペランドＢの右シフ
トされた仮数と、中間結果のＳＵＭおよびＣＡＲＲＹを
受け取る。繰上り保存加算器５４は、この和に対する加
算演算を、新しい２つの中間結果、"ＳＵＭ’"および"
ＣＡＲＲＹ’"に変換する。この２つの新しい中間結果
は、２つの１６１桁列に格納される。全加算器５６が、
中間結果ＳＵＭ’およびＣＡＲＲＹ’を加算して、結果
の和、Ｒ₀ないしＲ₁₆₀を生成する。全加算器５６は、必
要があればアライナ４４が省略した１も加算する。全加
算器５６は、積（Ａ×Ｃ）とオペランドＢの仮数の大き
さを比較する。積（Ａ×Ｃ）がＢより大きい場合、結果
は正の数になる。この場合、全加算器５６は、アライナ
４４が省略した１を加算する。積（Ａ×Ｃ）がＢより小
さい場合、結果は負の数になる。この場合、全加算器５
６は、ビット単位の反転を行って、結果を２の補数表記
にする。通常、加算器は、この第２の場合には結果に１
を加算するはずである。しかし、図示の実施例では、ア
ライナ４４と全加算器５６の両方が、結果が負になる場
合の追加ステップを省略し、機能性を維持することがで
きる。

【００２７】３クロック・サイクルの第３サイクルで
は、正規化機構５８が、結果の和をラッチした後に、結
果の和の先頭に１があるようにする。正規化機構５８
は、下で説明する。丸め機構が、正規化機構５８から正
規化された結果を受け取り、本発明に無関係な、ＩＥＥ
Ｅ標準規格またはユーザによって選択された規格に適合
するように結果を丸める。指数計算機構６２が、丸めら
れた結果の生成と同時に正規化された指数結果を生成す
る。指数計算機構６２は、下で図５に関連して説明す
る。

【００２８】正規化機構５８に話を戻すと、切替ラッチ
６４が、全加算器５６からの結果の和と、マルチプレク
サ・アレイ６６からの正規化された結果の最上位６４ビ
ットを受け取る。マルチプレクサ・アレイ６６は、制御
信号ＮＯＲＭＡＬＩＺＥＤＳＥＬＥＣＴ（正規化選択）
に応答する２つ以上の直列段で、切替ラッチ６４の出力
を左シフトする。マルチプレクサ・アレイ６６は、図４
に関連して下で説明する。先頭０予測機構（以下、ＬＺ
Ａと呼称する）６８と、先頭０カウント・インジケータ
（以下、ＣＬＺと呼称する）７０が、受け取った入力Ｂ
−ＳＨＩＦＴ、ＳＵＭ’、ＣＡＲＲＹ’およびＲＥＳＵ
ＬＴＯＰＥＲＡＮＤ（結果オペランド）から、制御信
号ＮＯＲＭＡＬＩＺＥＤＳＥＬＥＣＴを生成する。Ｌ
ＺＡ６８は、先頭の０が、結果の和の中で２桁の内のど
こにあるかを判定する。ＬＺＡ６８は、下で説明する。
ＣＬＺ７０は、ＬＺＡ６８によって示された２桁のうち
のどちらが先頭の１であるかを判定する。ＣＬＺ７０
は、この情報を制御信号ＮＯＲＭＡＬＩＺＥＤＳＥＬ
ＥＣＴに変換する。ＣＬＺ７０は、図３に関連して下で
説明する。ＬＺＡ６８とＣＬＺ７０は、マルチプレクサ
・アレイ６６内のマルチプレクサの各レベルに必要な制
御信号を、１時に生成する。したがって、本発明では、
従来の正規化機構に対して、マルチプレクサ・アレイ６
６を介する結果の和の伝播遅延が相対的に減少してい
る。

【００２９】ほとんどの情況では、切替ラッチ６４が、
正規化に備えて全加算器５６からの新しい結果の和をラ
ッチする。しかし、いくつかの場合（たとえば、Ａ×Ｃ
≒Ｂの減算演算など）では、正規化機構５８が、単一の
動作で結果の和を正規化できない。このような場合に
は、マルチプレクサ・アレイ６６の出力が、その最上位
ビットに先頭の１を有しない。切替ラッチ６４は、この
場合を検出し、マルチプレクサ・アレイ６６を通る第２
パスのためにマルチプレクサ・アレイ６６からの最上位
６４ビットをラッチする。この場合、切替ラッチ６４
は、ＲＥＳＵＬＴＯＰＥＲＡＮＤとして、マルチプレク
サ・アレイ６６からの最上位６４ビットを出力する。通
常、切替ラッチ６４は、ＲＥＳＵＬＴＯＰＥＲＡＮＤ
として、全加算器５６からの結果の和の最上位６４ビッ
トを出力する。

【００３０】ＬＺＡ６８は、第２中間マスクＣＳＡ−Ｓ
ＨＩＦＴ₅₅ないしＣＳＡ−ＳＨＩＦＴ₆₃を生成する。こ
の中間マスクは、２つの桁のうち、全加算器５６によっ
て出力された結果の和出力のうちの最初の８桁のどれが
先頭の１であるかを示す。速度向上のため、ＬＺＡ６８
は、可能なすべての桁を調べることはしない。加算動作
の場合、先頭の１は、キャリー・イン・ビットに応じ
て、高々１位置だけ左にシフトされる。減算動作の場
合、先頭の１は、２つのオペランド内の連続する同一ビ
ットの個数「ビット・キャンセレーション（bit-cancel
lation）」に応じて、右にシフトされる。この数が８桁
を超えることは、ほとんどない。先頭の１が、これらの
８桁以内にない、またはオペランドＢによって占められ
る５６桁の中にない場合、正規化機構５８は、次の最上
位６４ビットに対して第２の正規化動作を実行する。ど
ちらの場合であっても

【数１】

【００３１】ただし

【数２】

【００３２】式１ないし式１０は、特定の実施例で正規
化範囲を８桁超に増加することが有利である場合には、
上に示されたｉの範囲を超えて拡張することができる。

【００３３】図３は、図２に示されたＣＬＺ７０のブロ
ック図である。ＣＬＺ７０は、可能な正規化の桁ごとに
１つの、１つの２入力のＡＮＤゲート７２と全体を符号
７４で表される６３個の３入力のＡＮＤゲートを有す
る。６４個のＡＮＤゲート７２および７４が、６４ビッ
トの制御信号ＭＡＳＫＢＩＴ（マスク・ビット）を生
成する。一般に、制御信号ＭＡＳＫＢＩＴのうちの１
ビットだけが、所与の時点でアサートされる。このビッ
トが、結果の和の先頭の１の位置を表す。ＡＮＤゲート
７２は、結果の最上位ビットＲ₀と、Ｂ−ＳＨＩＦＴの
最上位ビットＢ−ＳＨＩＦＴ₀を受け取る。１≦Ｉ≦５
４のＩについて、Ｉ番目のＡＮＤゲート７４は、結果の
第（Ｉ−１）ビットの論理構成要素Ｒ_I-1、結果の第Ｉ
ビットＲ_IおよびＢ−ＳＨＩＦＴの第ＩビットＢ−ＳＨ
ＩＦＴ_Iを受け取る。５５≦Ｊ≦６３のＪについて、Ｊ
番目のＡＮＤゲート７４は、結果の第（Ｊ−１）ビット
の論理構成要素Ｒ_J-1、結果の第ＪビットＲ_JおよびＣＳ
Ａ−ＳＨＩＦＴの第ＪビットＣＳＡ−ＳＨＩＦＴ_Jを受
け取る。

【００３４】制御信号ＭＡＳＫＢＩＴは、制御信号Ｎ
ＯＲＭＡＬＩＺＥＤＳＥＬＥＣＴの全ビットを同時に
生成する。制御信号ＮＯＲＭＡＬＩＺＥＤＳＥＬＥＣ
Ｔは、マルチプレクサ・アレイ６６内の左ビット・シフ
トの３つの順次段を制御する。ＮＯＲＭＡＬＩＺＥＤ
ＳＥＬＥＣＴの４本の制御線が、制御信号ＬＥＶＥＬ−
０ＳＥＬＥＣＴ（レベル０選択）を構成する。ＬＥＶ
ＥＬ−０ＳＥＬＥＣＴは、マルチプレクサ・アレイ６
６内の第１左シフト段が結果の和を０桁、１６桁、３２
桁または４８桁のうちのどの桁数だけ左にシフトするか
を決定する。ＮＯＲＭＡＬＩＺＥＤＳＥＬＥＣＴの４
本の制御線が、制御信号ＬＥＶＥＬ−１ＳＥＬＥＣＴ
（レベル１選択）を構成する。ＬＥＶＥＬ−１ＳＥＬ
ＥＣＴは、マルチプレクサ・アレイ６６内の第２左シフ
ト段が結果の和を０桁、４桁、８桁または１２桁のうち
のどの桁数だけ左にシフトするかを決定する。ＮＯＲＭ
ＡＬＩＺＥＤＳＥＬＥＣＴの４本の制御線が、制御信
号ＬＥＶＥＬ−２ＳＥＬＥＣＴ（レベル２選択）を構
成する。ＬＥＶＥＬ−２ＳＥＬＥＣＴは、マルチプレ
クサ・アレイ６６内の第３左シフト段が結果の和を０
桁、１桁、２桁または３桁のうちのどの桁数だけ左にシ
フトするかを決定する。

【００３５】４つのＯＲゲート７６、７８、８０および
８２が、ＬＥＶＥＬ−０ＳＥＬＥＣＴを構成する４本
の制御線を生成する。ＯＲゲート７６は、ＭＡＳＫＢ
ＩＴの第０ビットから第１５ビットまでを受け取る。Ｏ
Ｒゲート７８は、ＭＡＳＫＢＩＴの第１６ビットから第
３１ビットまでを受け取る。ＯＲゲート８０は、ＭＡＳ
ＫＢＩＴの第３２ビットから第４７ビットまでを受け
取る。ＯＲゲート８２は、ＭＡＳＫＢＩＴの第４８ビ
ットから第６３ビットまでを受け取る。

【００３６】４つのＯＲゲート８４、８６、８８および
９０は、ＬＥＶＥＬ−１ＳＥＬＥＣＴを構成する４本
の制御線を生成する。ＯＲゲート８４は、ＭＡＳＫＢ
ＩＴの第０ビットから第３ビット、第１６ビットから第
１９ビット、第３２ビットから第３５ビット、および、
第４８ビットから第５１ビットを受け取る。ＯＲゲート
８６は、ＭＡＳＫＢＩＴの第４ビットから第７ビッ
ト、第２０ビットから第２３ビット、第３６ビットから
第３９ビット、および、第５２ビットから第５５ビット
を受け取る。ＯＲゲート８８は、ＭＡＳＫＢＩＴの第
８ビットから第１１ビット、第２４ビットから第２７ビ
ット、第４０ビットから第４３ビット、および、第５６
ビットから第５９ビットを受け取る。ＯＲゲート９０
は、ＭＡＳＫＢＩＴの第１２ビットから第１５ビット、
第２８ビットから第３１ビット、第４４ビットから第４
７ビット、および、第６０ビットから第６３ビットを受
け取る。

【００３７】４つのＯＲゲート９２、９４、９６および
９８は、ＬＥＶＥＬ−２ＳＥＬＥＣＴを構成する４本
の制御線を生成する。ＯＲゲート９２は、ＭＡＳＫＢ
ＩＴの第０ビット、第４ビット、第８ビット、第１２ビ
ット、第１６ビット、第２０ビット、第２４ビット、第
２８ビット、第３２ビット、第３６ビット、第４０ビッ
ト、第４４ビット、第４８ビット、第５２ビット、第５
６ビットおよび第６０ビットを受け取る。ＯＲゲート９
４は、ＭＡＳＫＢＩＴの第１ビット、第５ビット、第
９ビット、第１３ビット、第１７ビット、第２１ビッ
ト、第２５ビット、第２９ビット、第３３ビット、第３
７ビット、第４１ビット、第４５ビット、第４９ビッ
ト、第５３ビット、第５７ビットおよび第６１ビットを
受け取る。ＯＲゲート９６は、ＭＡＳＫＢＩＴの第２
ビット、第６ビット、第１０ビット、第１４ビット、第
１８ビット、第２２ビット、第２６ビット、第３０ビッ
ト、第３４ビット、第３８ビット、第４２ビット、第４
６ビット、第５０ビット、第５４ビット、第５８ビット
および第６２ビットを受け取る。ＯＲゲート９８は、Ｍ
ＡＳＫＢＩＴの第３ビット、第７ビット、第１１ビッ
ト、第１５ビット、第１９ビット、第２３ビット、第２
７ビット、第３１ビット、第３５ビット、第３９ビッ
ト、第４３ビット、第４７ビット、第５１ビット、第５
５ビット、第５９ビットおよび第６３ビットを受け取
る。

【００３８】図４は、図２に示されたマルチプレクサ・
アレイ６６のブロック図である。図示のマルチプレクサ
・アレイ６６は、結果の和を３つの直列段で左シフトす
る。しかし、上で説明したように、各段の制御信号は、
ＬＺＡ６８とＣＬＺ７０によって並列に生成される。

【００３９】左シフトの第１段では、第１マルチプレク
サ１００が、制御信号ＬＥＶＥＬ−０ＳＥＬＥＣＴに
応答して、４つの入力のうちの１つを出力する。第１マ
ルチプレクサ１００は、結果の和、１６個の０を連結さ
れた結果の和の第１６ビットから第１６０ビットまで、
３２個の０を連結された結果の和の第３２ビットから第
１６０ビットまで、および、４８個の０を連結された結
果の和の第４８ビットから第１６０ビットまでを受け取
る。第１マルチプレクサ１００は、第１段出力Ｒ’₀な
いしＲ’₁₆₀を生成する。ＯＲゲート７６の出力がアサ
ートされている場合、第１段出力は、上の１番目の入力
と論理的に同等である。ＯＲゲート７８の出力がアサー
トされている場合、第１段出力は、上の２番目の入力と
論理的に同等である。ＯＲゲート８０の出力がアサート
されている場合、第１段出力は、上の３番目の入力と論
理的に同等である。ＯＲゲート８２の出力がアサートさ
れている場合、第１段出力は、上の４番目の入力と論理
的に同等である。

【００４０】左シフトの第２段では、第２マルチプレク
サ１０２が、制御信号ＬＥＶＥＬ−１ＳＥＬＥＣＴに
応答して、４つの入力のうちの１つを出力する。第２マ
ルチプレクサ１０２は、第１段出力、４個の０を連結さ
れた第１段出力の第４ビットから第１６０ビットまで、
８個の０を連結された第１段出力の第８ビットから第１
６０ビットまで、および、１２個の０を連結された第１
段出力の第１２ビットから第１６０ビットまでを受け取
る。第２マルチプレクサ１０２は、第２段出力Ｒ”₀な
いしＲ”₁₆₀を生成する。ＯＲゲート８４の出力がアサ
ートされている場合、第２段出力は、上の１番目の入力
と論理的に同等である。ＯＲゲート８６の出力がアサー
トされている場合、第２段出力は、上の２番目の入力と
論理的に同等である。ＯＲゲート８８の出力がアサート
されている場合、第２段出力は、上の３番目の入力と論
理的に同等である。ＯＲゲート９０の出力がアサートさ
れている場合、第２段出力は、上の４番目の入力と論理
的に同等である。

【００４１】左シフトの第３段では、第３マルチプレク
サ１０４が、制御信号ＬＥＶＥＬ−２ＳＥＬＥＣＴに
応答して、４つの入力のうちの１つを出力する。第３マ
ルチプレクサ１０４は、第２段出力、１個の０を連結さ
れた第２段出力の第１ビットから第１６０ビットまで、
２個の０を連結された第２段出力の第２ビットから第１
６０ビットまで、および、３個の０を連結された第２段
出力の第３ビットから第１６０ビットまでを受け取る。
第３マルチプレクサ１０４は、出力ＮＯＲＭＡＬＩＺＥ
ＤＲＥＳＵＬＴ（正規化された出力）を生成する。Ｏ
Ｒゲート９２の出力がアサートされている場合、出力Ｎ
ＯＲＭＡＬＩＺＥＤＲＥＳＵＬＴは、上の１番目の入
力と論理的に同等である。ＯＲゲート９４の出力がアサ
ートされている場合、出力ＮＯＲＭＡＬＩＺＥＤＲＥ
ＳＵＬＴは、上の２番目の入力と論理的に同等である。
ＯＲゲート９６の出力がアサートされている場合、出力
ＮＯＲＭＡＬＩＺＥＤＲＥＳＵＬＴは、上の３番目の
入力と論理的に同等である。ＯＲゲート９８の出力がア
サートされている場合、出力ＮＯＲＭＡＬＩＺＥＤＲＥ
ＳＵＬＴは、上の４番目の入力と論理的に同等である。

【００４２】図５は、図２の指数計算機構６２のブロッ
ク図である。指数計算機構６２は、入力Ｂ−ＳＨＩＦ
Ｔ、ＥＡ、ＥＢ、ＥＣ（それぞれオペランドＡ、Ｂおよ
びＣの指数）および制御信号ＮＯＲＭＡＬＩＺＥＤＳ
ＥＬＥＣＴを受け取り、出力ＮＯＲＭＡＬＩＺＥＤＲ
ＥＳＵＬＴ（ＥＸＰＯＮＥＮＴ）（正規化された出力
（指数））を生成する。加算器１０６が、結果の和の指
数と、結果の和をマルチプレクサ・アレイ６６によって
左シフトする位置の個数を加算する。マルチプレクサ１
０８が、結果の和の指数を生成する。マルチプレクサ１
０８は、ＥＢと加算器１１０の出力を受け取る。加算器
１１０は、ＥＡとＥＣを加算する。比較器１１２は、Ｂ
−ＳＨＩＦＴを受け取り、この入力を５６と比較する。
Ｂ−ＳＨＩＦＴが５６より大きい場合、積（Ａ×Ｃ）が
オペランドＢより大きい。この場合、比較器１１２は、
マルチプレクサ１０８にＥＡとＥＣの和を出力させる。
Ｂ−ＳＨＩＦＴが５６より小さいかこれと等しい場合、
積（Ａ×Ｃ）がオペランドＢより小さい。この場合、比
較器１１２は、マルチプレクサ１０８にＥＢを出力させ
る。第１エンコーダ１１４は、結果の和をマルチプレク
サ・アレイ６６によって左シフトする位置の個数の最上
位２ビットを生成する。第２エンコーダ１１６は、結果
の和をマルチプレクサ・アレイ６６によって左シフトす
る位置の個数の上位第３ビットおよび第４ビットを生成
する。第３エンコーダ１１８は、結果の和をマルチプレ
クサ・アレイ６６によって左シフトする位置の個数の最
下位２ビットを生成する。第１エンコーダ１１４は制御
信号ＬＥＶＥＬ−０ＳＥＬＥＣＴを受け取り、第２エ
ンコーダ１１６は制御信号ＬＥＶＥＬ−１ＳＥＬＥＣ
Ｔを受け取り、第３エンコーダ１１８は制御信号ＬＥＶ
ＥＬ−２ＳＥＬＥＣＴを受け取る。各エンコーダは、
４ビットのうち１ビットがオンの入力を受け取り、これ
を２ビット２進数表現に変換する。

【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４４】（１）（ａ）第１および第２のオペランド
を受け取り、第１および第２のオペランドに応答して第
１マスクを生成し、第１マスクが、結果内での先頭の１
の位置と先頭の１の位置に隣接する位置とを表す、第１
マスク回路と、（ｂ）第１マスクと結果とを受け取り、第１マスクと結
果とに応答して第２マスクを生成し、第２マスクが、結
果内の先頭の１の位置を示す、第２マスク回路と、（ｃ）第２マスク回路に結合され、第２マスクを受け取
り、第１および第２の制御信号を生成する符号化回路
と、（ｄ）符号化回路に結合され、結果と第１制御信号とを
受け取り、第１制御信号に応答して第１桁数だけ結果を
シフトし、シフトされた結果を生成する第１マルチプレ
クサと、（ｅ）符号化回路と第１マルチプレクサとに結合され、
シフトされた結果と第２制御信号とを受け取り、第２制
御信号に応答して第２桁数だけシフトされた結果をシフ
トし、正規化された結果を生成する第２マルチプレクサ
とを含む、第１および第２のオペランドを受け取り、第
１および第２のオペランドの和に論理的に同等な結果を
生成する加算器と共に使用するための、結果正規化機
構。（２）（ａ）命令、第１オペランドおよび第２オペラン
ドを受け取るためのバス回路と、（ｂ）正規化された結果を生成する命令を実行するため
にバス回路に結合された浮動小数点回路とを含み、前記
浮動小数点回路が、（い）第１および第２のオペランド
を受け取り、第１および第２のオペランドの和に論理的
に同等な結果を生成する加算器と、（ろ）第１および第
２のオペランドを受け取り、第１および第２のオペラン
ドに応答して第１マスクを生成し、第１マスクが結果内
の先頭の１の位置と先頭の１の位置に隣接する位置とを
示す、第１マスク回路と、（は）第１マスクと結果とを
受け取り、第１マスクと結果とに応答して第２マスクを
生成し、第２マスクが、結果内の先頭の１の位置を示
す、第２マスク回路と、（に）第２マスク回路に結合さ
れ、第２マスクを受け取り、第１および第２の制御信号
を生成する符号化回路と、（ほ）符号化回路に結合さ
れ、結果と第１制御信号とを受け取り、第１制御信号に
応答して第１桁数だけ結果をシフトし、シフトされた結
果を生成する第１マルチプレクサと、（へ）符号化回路
と第１マルチプレクサとに結合され、シフトされた結果
と第２制御信号とを受け取り、第２制御信号に応答して
第２桁数だけシフトされた結果をシフトし、正規化され
た結果を生成する第２マルチプレクサとを含むことを特
徴とするデータ・プロセッサ。（３）さらに、符号化回路に結合され、第１および第２
のオペランドならびに第１および第２の制御信号を受け
取り、第１および第２のオペランドならびに第１および
第２の制御信号に応答して正規化された指数を生成する
指数加算器回路を含む、上記（２）のデータ・プロセッ
サ。（４）（ａ）加算器内で第１および第２のオペランドを
受け取るステップと、（ｂ）第１および第２のオペランドの和に論理的に同等
な結果を加算器内で生成するステップと、（ｃ）第１および第２のオペランドに応答し、結果内の
先頭の１の位置と先頭の１の位置に隣接する位置とを示
す第１マスクを、第１マスク回路内で生成するステップ
と、（ｄ）第１マスクと結果とに応答し、結果内の先頭の１
の位置を示す第２マスクを、第１マスク回路に結合され
た第２マスク回路内で生成するステップと、（ｅ）第２マスク回路に結合された符号化回路内で、第
１および第２の制御信号を生成するステップと、（ｆ）第１制御信号に応答する第１桁数だけ結果をシフ
トし、シフトされた結果を生成する、符号化回路に結合
された第１マルチプレクサ内で、結果をシフトするステ
ップと、（ｇ）第２制御信号に応答する第２桁数だけ結果をシフ
トし、正規化された結果を生成する、符号化回路と第１
マルチプレクサとに結合された第２マルチプレクサ内
で、シフトされた結果をシフトするステップとを含む、
結果を正規化する方法。（５）さらに、符号化回路に結合され、第１および第２
のオペランドならびに第１および第２の制御信号を受け
取る指数加算器回路内で、第１および第２のオペランド
ならびに第１および第２の制御信号に応答する正規化さ
れた指数を生成するステップを含む、上記（４）の方
法。

【００４５】

【発明の効果】上述したように、本願発明の結果正規化
機構を用いることにより、従来の３段正規化機構より高
速に正規化を行うことが可能となった。具体的な実施例
を参照して本発明を説明してきたが、当業者であれば、
更なる変更および改良を考案できるであろう。たとえ
ば、開示された発明は、伝統的に複合命令セットコンピ
ュータまたはＣＩＳＣマシンとして分類されてきたデー
タ・プロセッサや、他のタイプのディジタル回路に組み
込んだり、独立の装置とすることができる。また、特定
の実施態様で、特定の機能ユニットを省略、拡張または
再配置することができる。たとえば、マルチプレクサ・
アレイ６６に、任意の個数のマルチプレクサを含めるこ
とができる。したがって、本発明は、請求の範囲で定義
された本発明の主旨と範囲から逸脱しないそのような修
正のすべてを含むことを理解されたい。

【図面の簡単な説明】

【図１】本発明に従って構成されたデータ・プロセッサ
のブロック図である。

【図２】図１に示された浮動小数点実行ユニットのブロ
ック図である。 OPERAND ＡはオペランドＡを表す。 OPERAND ＢはオペランドＢを表す。 OPERAND ＣはオペランドＣを表す。 SHIFTED OPERAND ＢはシフトされたオペランドＢを表
す。 SUM は和を表す。 CARRY は繰上りを表す。 RESULT OPERAND は結果のオペランドを表す。 NORMALIZED SELECT は正規化選択を表す。 NORMALIZED RESULT（MANTISSA）は正規化された結果
（仮数）を表す。 NORMALIZED RESULT（EXPONENT）は正規化された結果
（指数）を表す。 ROUNDED RESULT（MANTISA）は丸められた結果（仮数）
を表す。

【図３】図２に示された先頭０カウント・インジケータ
のブロック図である。 MASK BIT はマスク・ビットを表す。 LEVEL−０ SELECT はレベル０選択を表す。 LEVEL−１ SELECT はレベル１選択を表す。 LEVEL−２ SELECT はレベル２選択を表す。 NORMALIZED SELECT は正規化選択を表す。

【図４】図２に示されたマルチプレクサ・アレイのブロ
ック図である。 LEVEL−０ SELECT はレベル０選択を表す。 LEVEL−１ SELECT はレベル１選択を表す。 LEVEL−２ SELECT はレベル２選択を表す。 NORMALIZED SELECT は正規化選択を表す。 NORMALIZED RESULT（MANTISSA）は正規化された結果
（仮数）を表す。

【図５】NORMALIZED SELECT は正規化選択を表す。図２の指数計算機構のブロック図である。 LEVEL−０ SELECT はレベル０選択を表す。 LEVEL−１ SELECT はレベル１選択を表す。 LEVEL−２ SELECT はレベル２選択を表す。 NORMALIZED RESULT（EXPONENT）は正規化された結果
（指数）を表す。

【符号の説明】

３６ラッチ３８ラッチ４０ラッチ４２ウォーレス加算器４４アライナ４６ラッチ４８ラッチ５０ラッチ５２ラッチ５４繰上り保存加算器５６全加算器５８正規化機構６０丸め機構６２指数計算機構６４切替ラッチ６６マルチプレクサ・アレイ６８先頭０予測機構（ＬＺＡ）７０先頭０カウント・インジケータ（ＣＬＺ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者ティモシー・エイ・エリオットアメリカ合衆国78758 テキサス州オースチンシュマード・サークル 6904 (72)発明者クリストファー・エイチ・オルソンアメリカ合衆国78730 テキサス州オースチンラーンチ・クリーク・ドライブ 3649 (72)発明者テレンス・エム・ポッターアメリカ合衆国78731 テキサス州オースチンツイン・レッジ・コーヴ 6107

Claims

【特許請求の範囲】

【請求項１】（ａ）第１および第２のオペランドを受け
取り、第１および第２のオペランドに応答して第１マス
クを生成し、第１マスクが、結果内での先頭の１の位置
と先頭の１の位置に隣接する位置とを表す、第１マスク
回路と、（ｂ）第１マスクと結果とを受け取り、第１マ
スクと結果とに応答して第２マスクを生成し、第２マス
クが、結果内の先頭の１の位置を示す、第２マスク回路
と、（ｃ）第２マスク回路に結合され、第２マスクを受
け取り、第１および第２の制御信号を生成する符号化回
路と、（ｄ）符号化回路に結合され、結果と第１制御信
号とを受け取り、第１制御信号に応答して第１桁数だけ
結果をシフトし、シフトされた結果を生成する第１マル
チプレクサと、（ｅ）符号化回路と第１マルチプレクサ
とに結合され、シフトされた結果と第２制御信号とを受
け取り、第２制御信号に応答して第２桁数だけシフトさ
れた結果をシフトし、正規化された結果を生成する第２
マルチプレクサとを含む、第１および第２のオペランド
を受け取り、第１および第２のオペランドの和に論理的
に同等な結果を生成する加算器と共に使用するための、
結果正規化機構。
【請求項２】（ａ）命令、第１オペランドおよび第２オ
ペランドを受け取るためのバス回路と、（ｂ）正規化された結果を生成する命令を実行するため
にバス回路に結合された浮動小数点回路とを含み、前記浮動小数点回路が、（い）第１および第２のオペラ
ンドを受け取り、第１および第２のオペランドの和に論
理的に同等な結果を生成する加算器と、（ろ）第１およ
び第２のオペランドを受け取り、第１および第２のオペ
ランドに応答して第１マスクを生成し、第１マスクが結
果内の先頭の１の位置と先頭の１の位置に隣接する位置
とを示す、第１マスク回路と、（は）第１マスクと結果
とを受け取り、第１マスクと結果とに応答して第２マス
クを生成し、第２マスクが、結果内の先頭の１の位置を
示す、第２マスク回路と、（に）第２マスク回路に結合
され、第２マスクを受け取り、第１および第２の制御信
号を生成する符号化回路と、（ほ）符号化回路に結合さ
れ、結果と第１制御信号とを受け取り、第１制御信号に
応答して第１桁数だけ結果をシフトし、シフトされた結
果を生成する第１マルチプレクサと、（へ）符号化回路
と第１マルチプレクサとに結合され、シフトされた結果
と第２制御信号とを受け取り、第２制御信号に応答して
第２桁数だけシフトされた結果をシフトし、正規化され
た結果を生成する第２マルチプレクサとを含むことを特
徴とするデータ・プロセッサ。
【請求項３】さらに、符号化回路に結合され、第１およ
び第２のオペランドならびに第１および第２の制御信号
を受け取り、第１および第２のオペランドならびに第１
および第２の制御信号に応答して正規化された指数を生
成する指数加算器回路を含む、請求項２のデータ・プロ
セッサ。
【請求項４】（ａ）加算器内で第１および第２のオペラ
ンドを受け取るステップと、（ｂ）第１および第２のオ
ペランドの和に論理的に同等な結果を加算器内で生成す
るステップと、（ｃ）第１および第２のオペランドに応
答し、結果内の先頭の１の位置と先頭の１の位置に隣接
する位置とを示す第１マスクを、第１マスク回路内で生
成するステップと、（ｄ）第１マスクと結果とに応答
し、結果内の先頭の１の位置を示す第２マスクを、第１
マスク回路に結合された第２マスク回路内で生成するス
テップと、（ｅ）第２マスク回路に結合された符号化回
路内で、第１および第２の制御信号を生成するステップ
と、（ｆ）第１制御信号に応答する第１桁数だけ結果を
シフトし、シフトされた結果を生成する、符号化回路に
結合された第１マルチプレクサ内で、結果をシフトする
ステップと、（ｇ）第２制御信号に応答する第２桁数だ
け結果をシフトし、正規化された結果を生成する、符号
化回路と第１マルチプレクサとに結合された第２マルチ
プレクサ内で、シフトされた結果をシフトするステップ
とを含む、結果を正規化する方法。
【請求項５】さらに、符号化回路に結合され、第１およ
び第２のオペランドならびに第１および第２の制御信号
を受け取る指数加算器回路内で、第１および第２のオペ
ランドならびに第１および第２の制御信号に応答する正
規化された指数を生成するステップを含む、請求項４の
方法。