JPH035724B2 - - Google Patents
Info
- Publication number
- JPH035724B2 JPH035724B2 JP57079481A JP7948182A JPH035724B2 JP H035724 B2 JPH035724 B2 JP H035724B2 JP 57079481 A JP57079481 A JP 57079481A JP 7948182 A JP7948182 A JP 7948182A JP H035724 B2 JPH035724 B2 JP H035724B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- signal
- output
- clock
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0857—Static memory circuit, e.g. flip-flop
Landscapes
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は、微細ドツト表示素子の構造及び階調
表示法に関するものである。
表示法に関するものである。
従来の画像表示素子を第１図に示す。液晶と
MOS型FETアレイを組み合わせて構成されてい
る。
MOS型FETアレイを組み合わせて構成されてい
る。
第１図に於いて、単位画素を構成するのは、半
導体層に形成されたMOS型FET１、信号蓄積用
コンデンサ２、及び液晶セル３である。この基本
的な動作を説明する。
導体層に形成されたMOS型FET１、信号蓄積用
コンデンサ２、及び液晶セル３である。この基本
的な動作を説明する。
まずMOSFETをＰチヤンネルとし、ゲートラ
インxiにゲート信号として負のパルス電圧を印加
すると、FET１はオン状態となり、信号ライン
yiに印加した画像信号は、FET１を通してコン
デンサ２に充電される。負のパルスが消滅すれ
ば、FET１はオフ状態となり、コンデンサ２に
充電された電圧は、液晶セル及びFETのオフ抵
抗を通じて放電されながら保持され、液晶に印加
されつづける。そして、ゲート信号をxiから
xi+1，xi+2……と線順次に走査し、その位置に対
応した画像信号を信号ラインyi，yi+i……に印加
することにより、全体の画像が表示される。この
とき対向電極は、ガラス等に全面に付けられた共
通透明電極で、第１図の４が共通電極端子であ
る。そして、共通電極は常にある電位に保たれて
いる。さて、このような画像表示装置は、中間調
を含む動画を表示する場合、すなわち、テレビ画
像の表示などには最適であるが、静止画の表示な
どにはきわめて不適当であつた。なぜならば、前
述したようにコンデンサ２に充電された信号は、
液晶セル３を通じて放電していくので、常に書込
み動作を行なわないとコンデンサの両端の電圧が
どんどん下がつてしまい、液晶にかかる電圧が変
化してしまう。従つて、静止画像を表示する場合
でも常に書込み動作を行なう必要があり、常に回
路全体を動かしておくための電力が必要である。
例えば、200×200画素の画面を毎秒60枚書き込む
ためには、最大周波数として約2.5MHzが必要と
なり、かなり大きな電力を消費してしまう。尚、
毎秒60枚の画像を書込むというのは、液晶を交流
駆動してフリツカを生じさせないために必要な最
低の値である。さらに、コンデンサへの充電のた
め信号ラインに電流を流す必要があり、このため
の消費電力の増大もさけられないという欠点があ
つた。
インxiにゲート信号として負のパルス電圧を印加
すると、FET１はオン状態となり、信号ライン
yiに印加した画像信号は、FET１を通してコン
デンサ２に充電される。負のパルスが消滅すれ
ば、FET１はオフ状態となり、コンデンサ２に
充電された電圧は、液晶セル及びFETのオフ抵
抗を通じて放電されながら保持され、液晶に印加
されつづける。そして、ゲート信号をxiから
xi+1，xi+2……と線順次に走査し、その位置に対
応した画像信号を信号ラインyi，yi+i……に印加
することにより、全体の画像が表示される。この
とき対向電極は、ガラス等に全面に付けられた共
通透明電極で、第１図の４が共通電極端子であ
る。そして、共通電極は常にある電位に保たれて
いる。さて、このような画像表示装置は、中間調
を含む動画を表示する場合、すなわち、テレビ画
像の表示などには最適であるが、静止画の表示な
どにはきわめて不適当であつた。なぜならば、前
述したようにコンデンサ２に充電された信号は、
液晶セル３を通じて放電していくので、常に書込
み動作を行なわないとコンデンサの両端の電圧が
どんどん下がつてしまい、液晶にかかる電圧が変
化してしまう。従つて、静止画像を表示する場合
でも常に書込み動作を行なう必要があり、常に回
路全体を動かしておくための電力が必要である。
例えば、200×200画素の画面を毎秒60枚書き込む
ためには、最大周波数として約2.5MHzが必要と
なり、かなり大きな電力を消費してしまう。尚、
毎秒60枚の画像を書込むというのは、液晶を交流
駆動してフリツカを生じさせないために必要な最
低の値である。さらに、コンデンサへの充電のた
め信号ラインに電流を流す必要があり、このため
の消費電力の増大もさけられないという欠点があ
つた。
そこで本発明は、静止画像を表示するのに適し
た、消費電力が少ない表示素子を供することを目
的とする。
た、消費電力が少ない表示素子を供することを目
的とする。
以下、図面とともに本発明の説明をしていく。
第２図に、本発明の表示素子を示す。一つの表
示ドツトを構成するのは、半導体層に形成された
スイツチングトランジスタ５，６、メモリー７、
信号選択回路８、液晶セル９である。そして、液
晶を交流駆動するためのクロツク源１０を具備し
ている。ここで、スイツチングトランジスタ５，
６はMOSトランジスタで構成される。また、メ
モリセル７はフリツプフロツプで構成され、高い
電圧レベルの信号を“１”、低い電圧レベルの信
号を“０”とすると、“１”の信号が入力される
と出力が“１”（または“０”）にセツトされ、次
に“０”の信号が入力されるまで、ずつと前の状
態を保持し、“０”の信号が入力されると出力が
“０”（または“１”）にセツトされ、その状態が
保持される。さらに、メモリセル７は、入力が
“１”のとき出力が“１”にセツトされる正入力
端子７ａと、入力が“０”のとき出力が“１”に
セツトされる負入力端子７ｂの二つの入力端子を
具備している。さらに、信号選択回路８の入力に
はクロツク源１０の信号が入力され、メモリーセ
ル７の出力を制御信号として、入力信号と同相の
信号及び逆相の信号を選択的に出力するというも
のであり、信号選択回路８の出力は表示ドツト電
極９ａと接続される。そして、スイツチングトラ
ンジスタ５，６のソースは、それぞれ極性が逆の
信号線yiおよびに接続され、ドレインはそれぞ
れメモリセル７の正入力端子７ａおよび負入力端
子７ｂに接続される。いま、クロツク源１０の出
力を共通電極端子１１に接続し、メモリセル７の
出力が“１”のとき信号選択回路８の入力と出力
が逆相となり、メモリセル７の出力が“０”のと
き信号選択回路８の入力と出力が同相となる場合
を例にとつて、動作を説明する。まず、ゲートラ
インxiに、ゲート信号として負のパルスを印加す
ると、スイツチングトランジスタ（以下Ｓ・Tr
と略す）５，６はオン状態となり、信号ライン
yi，に印加され画像情報は、Ｓ・Tr５，６を
通してメモリセル７の正入力端子７ａと負入力端
子７ｂに入力され、メモリセル７の出力は画像情
報に応じて“１”または“０”にセツトされる。
ゲート信号が消滅すれば、Ｓ・Tr５，６はオフ
状態となり、メモリセルは次に新たな画像情報が
入力されるまで、ずつと“１”または“０”の画
像情報を保持しつづける。従つて、全ての画素は
新たな情報が書込まれるまでは、どんなに長い期
間であつても、現在保持している画像情報を保持
しつづける。そし、メモリセルの出力が“１”の
素子ドツトは、信号選択回路８の入力と出力が逆
相になるので、クロツク源の波形つまり、共通電
極電位と、信号選択回路の出力つまり表示ドツト
電極の波形は、電源電圧をＶとすると、それぞれ
第３図Ａの１２ａ，１２ｂに示すように逆相のク
ロツクとなり、液晶９には±Ｖの交流電圧１３ａ
が印加され、選択ドツトとなる。一方、メモリセ
ルの出力が“０”の表示ドツトは同様に、第３図
Ｂの１２ａ，１２ｂのように同相のクロツクとな
るので、液晶９には１３ｂのごとく全く電圧が印
加されず、非選択ドツトとなる。従つて、静止画
像を非常に少ない電力で表示することが可能とな
る。なぜならば、静止画像の場合、信号ライン
yi，，yi+1，yi+1……とゲートラインxi，xi+1…
…の駆動回路を全て停止して、クロツク源１０の
み動かしておけば良いからであり、通常クロツク
源１０の周波数は30Hz程度であるので、例えば
200×200画素の場合、静止画表示時の消費電力
は、従来の表示素子の１万分の１程度になる。ま
た、コンデンサに信号を充電するという方式でな
く、基本的に電流を流さずにメモリセルの出力を
制御するので、信号ライン駆動回路の能力を小さ
く設計することが可能となる。さらに、共通電極
側にはクロツクを印加する方式であるので、電源
電圧をＶとすると、±Ｖつまりピークからピーク
まで2Vの交流波形を、液晶に印加することがで
き、液晶にかかる電圧に比して、電源電圧を従来
型の半分にすることができるので、消費電力は電
源電圧を低くした効果だけで４分の１になる。ま
た、信号は全て“１”，“０”のデジタル信号であ
るから、周辺駆動回路と画像情報処理回路を全て
CMOSで構成することにより、システム全体と
しても大幅な消費電力の低減をはかることでき
る。さて、いままで説明した表示ドツトは、
“１”，“０”の二階調表示であり、中間調を表示
できない。そこで、第４図に示すように前記表示
ドツトを複数個組み合わせて、一つの画素を形成
する。つまり画素１４が行列状にならんでおり、
画素１４は、前記表示ドツトと同構造の表示ドツ
ト１５ａ，１５ｂ，１５ｃ，１５ｄの４個で構成
されている。表示ドツト１５ｂ，１５ｃ，１５ｄ
の面積は、最も面積の小さい表示ドツト１５ａの
それぞれ２倍，４倍，８倍の大きさを持ち、公比
２の等比数列の関係にある。また第４図に示した
ように、必ずしも表示要素の順番は、面積の小さ
いものから順に並んでいる必要はない。そしてこ
の４個の表示ドツトの組み合わせにより階調を表
示するのである。すなわち、４個の表示ドツトの
選択，非選択を組み合わせることにより、16階調
の表示が可能となるのである。また、表示ドツト
の数はいくつでも良く、表示ドツトの面積比が2x
の系列を持ち、表示ドツト数をｎとすれば、2nの
階調表示が可能となるのは当然である。但し、
ｘ，ｎは０を含む自然数である。第５図は、他の
表示ドツト組み合わせ例であり、表示ドツト１６
ａ，１６ｂ，１６ｃ，１６ｄの面積比はやはり
１：２：４：８となり、第４図の例と同様に16階
調の表示が可能となる。
示ドツトを構成するのは、半導体層に形成された
スイツチングトランジスタ５，６、メモリー７、
信号選択回路８、液晶セル９である。そして、液
晶を交流駆動するためのクロツク源１０を具備し
ている。ここで、スイツチングトランジスタ５，
６はMOSトランジスタで構成される。また、メ
モリセル７はフリツプフロツプで構成され、高い
電圧レベルの信号を“１”、低い電圧レベルの信
号を“０”とすると、“１”の信号が入力される
と出力が“１”（または“０”）にセツトされ、次
に“０”の信号が入力されるまで、ずつと前の状
態を保持し、“０”の信号が入力されると出力が
“０”（または“１”）にセツトされ、その状態が
保持される。さらに、メモリセル７は、入力が
“１”のとき出力が“１”にセツトされる正入力
端子７ａと、入力が“０”のとき出力が“１”に
セツトされる負入力端子７ｂの二つの入力端子を
具備している。さらに、信号選択回路８の入力に
はクロツク源１０の信号が入力され、メモリーセ
ル７の出力を制御信号として、入力信号と同相の
信号及び逆相の信号を選択的に出力するというも
のであり、信号選択回路８の出力は表示ドツト電
極９ａと接続される。そして、スイツチングトラ
ンジスタ５，６のソースは、それぞれ極性が逆の
信号線yiおよびに接続され、ドレインはそれぞ
れメモリセル７の正入力端子７ａおよび負入力端
子７ｂに接続される。いま、クロツク源１０の出
力を共通電極端子１１に接続し、メモリセル７の
出力が“１”のとき信号選択回路８の入力と出力
が逆相となり、メモリセル７の出力が“０”のと
き信号選択回路８の入力と出力が同相となる場合
を例にとつて、動作を説明する。まず、ゲートラ
インxiに、ゲート信号として負のパルスを印加す
ると、スイツチングトランジスタ（以下Ｓ・Tr
と略す）５，６はオン状態となり、信号ライン
yi，に印加され画像情報は、Ｓ・Tr５，６を
通してメモリセル７の正入力端子７ａと負入力端
子７ｂに入力され、メモリセル７の出力は画像情
報に応じて“１”または“０”にセツトされる。
ゲート信号が消滅すれば、Ｓ・Tr５，６はオフ
状態となり、メモリセルは次に新たな画像情報が
入力されるまで、ずつと“１”または“０”の画
像情報を保持しつづける。従つて、全ての画素は
新たな情報が書込まれるまでは、どんなに長い期
間であつても、現在保持している画像情報を保持
しつづける。そし、メモリセルの出力が“１”の
素子ドツトは、信号選択回路８の入力と出力が逆
相になるので、クロツク源の波形つまり、共通電
極電位と、信号選択回路の出力つまり表示ドツト
電極の波形は、電源電圧をＶとすると、それぞれ
第３図Ａの１２ａ，１２ｂに示すように逆相のク
ロツクとなり、液晶９には±Ｖの交流電圧１３ａ
が印加され、選択ドツトとなる。一方、メモリセ
ルの出力が“０”の表示ドツトは同様に、第３図
Ｂの１２ａ，１２ｂのように同相のクロツクとな
るので、液晶９には１３ｂのごとく全く電圧が印
加されず、非選択ドツトとなる。従つて、静止画
像を非常に少ない電力で表示することが可能とな
る。なぜならば、静止画像の場合、信号ライン
yi，，yi+1，yi+1……とゲートラインxi，xi+1…
…の駆動回路を全て停止して、クロツク源１０の
み動かしておけば良いからであり、通常クロツク
源１０の周波数は30Hz程度であるので、例えば
200×200画素の場合、静止画表示時の消費電力
は、従来の表示素子の１万分の１程度になる。ま
た、コンデンサに信号を充電するという方式でな
く、基本的に電流を流さずにメモリセルの出力を
制御するので、信号ライン駆動回路の能力を小さ
く設計することが可能となる。さらに、共通電極
側にはクロツクを印加する方式であるので、電源
電圧をＶとすると、±Ｖつまりピークからピーク
まで2Vの交流波形を、液晶に印加することがで
き、液晶にかかる電圧に比して、電源電圧を従来
型の半分にすることができるので、消費電力は電
源電圧を低くした効果だけで４分の１になる。ま
た、信号は全て“１”，“０”のデジタル信号であ
るから、周辺駆動回路と画像情報処理回路を全て
CMOSで構成することにより、システム全体と
しても大幅な消費電力の低減をはかることでき
る。さて、いままで説明した表示ドツトは、
“１”，“０”の二階調表示であり、中間調を表示
できない。そこで、第４図に示すように前記表示
ドツトを複数個組み合わせて、一つの画素を形成
する。つまり画素１４が行列状にならんでおり、
画素１４は、前記表示ドツトと同構造の表示ドツ
ト１５ａ，１５ｂ，１５ｃ，１５ｄの４個で構成
されている。表示ドツト１５ｂ，１５ｃ，１５ｄ
の面積は、最も面積の小さい表示ドツト１５ａの
それぞれ２倍，４倍，８倍の大きさを持ち、公比
２の等比数列の関係にある。また第４図に示した
ように、必ずしも表示要素の順番は、面積の小さ
いものから順に並んでいる必要はない。そしてこ
の４個の表示ドツトの組み合わせにより階調を表
示するのである。すなわち、４個の表示ドツトの
選択，非選択を組み合わせることにより、16階調
の表示が可能となるのである。また、表示ドツト
の数はいくつでも良く、表示ドツトの面積比が2x
の系列を持ち、表示ドツト数をｎとすれば、2nの
階調表示が可能となるのは当然である。但し、
ｘ，ｎは０を含む自然数である。第５図は、他の
表示ドツト組み合わせ例であり、表示ドツト１６
ａ，１６ｂ，１６ｃ，１６ｄの面積比はやはり
１：２：４：８となり、第４図の例と同様に16階
調の表示が可能となる。
このように、第２図に示す表示ドツトを、第４
図や第５図のように複数個組み合わせて一つの画
素とすることにより、中間調表示と大幅な消費電
力低減を、同時に達成することが可能となる。ま
た、同一画素数の場合、従来型に比して表示ドツ
トの数が４倍になるが、画像信号は、信号ライン
yiとＳ・Tr５、またはとＳ・Tr６の二つの経
路を通つてメモリセル７に入力されるので、信号
経路の冗長度が２倍になるので、表示素子として
の歩留りが下がることはない。
図や第５図のように複数個組み合わせて一つの画
素とすることにより、中間調表示と大幅な消費電
力低減を、同時に達成することが可能となる。ま
た、同一画素数の場合、従来型に比して表示ドツ
トの数が４倍になるが、画像信号は、信号ライン
yiとＳ・Tr５、またはとＳ・Tr６の二つの経
路を通つてメモリセル７に入力されるので、信号
経路の冗長度が２倍になるので、表示素子として
の歩留りが下がることはない。
第６図に、本発明の表示素子の具体例を示す。
つまり、メモリセル用のフリツプフロツプとして
インバータ１７，１８を用いて、インバータ１
７，１８の入・出力端子を互いに接続し、インバ
ータ１７の入力をメモリセルの正入力としてＳ・
Tr５と接続し、インバータ１８の入力をメモリ
セルの負入力としてＳ・Tr６と接続し、さらに
インバータ１８の出力をメモリセルの出力とす
る。そして、信号選択回路として排他的論理和
（以下、EORと略す）１９を用い、前述のインバ
ータ１８の出力、つまりメモリセルの出力を
EOR回路１９の一方の入力とし、クロツク源１
０の出力をEOR回路１９の他の入力にするとと
もに、共通電極端子１１にも接続する。さらに
EOR回路１９の出力を表示ドツト電極９ａと接
続する。このような構成にすることにより、メモ
リセルの出力が“１”にセツトされた場合は、液
晶に±Ｖの交流電圧がかかり、メモリセルの出力
が“０”にセツトされた場合は液晶く電圧がかか
らず、第２図で説明しのと全く同じ動作をさせる
ことができる。ここで、インバータ１７，１８は
消費電力を低減するということからCMOSイン
バータを用いるのが望ましい。
つまり、メモリセル用のフリツプフロツプとして
インバータ１７，１８を用いて、インバータ１
７，１８の入・出力端子を互いに接続し、インバ
ータ１７の入力をメモリセルの正入力としてＳ・
Tr５と接続し、インバータ１８の入力をメモリ
セルの負入力としてＳ・Tr６と接続し、さらに
インバータ１８の出力をメモリセルの出力とす
る。そして、信号選択回路として排他的論理和
（以下、EORと略す）１９を用い、前述のインバ
ータ１８の出力、つまりメモリセルの出力を
EOR回路１９の一方の入力とし、クロツク源１
０の出力をEOR回路１９の他の入力にするとと
もに、共通電極端子１１にも接続する。さらに
EOR回路１９の出力を表示ドツト電極９ａと接
続する。このような構成にすることにより、メモ
リセルの出力が“１”にセツトされた場合は、液
晶に±Ｖの交流電圧がかかり、メモリセルの出力
が“０”にセツトされた場合は液晶く電圧がかか
らず、第２図で説明しのと全く同じ動作をさせる
ことができる。ここで、インバータ１７，１８は
消費電力を低減するということからCMOSイン
バータを用いるのが望ましい。
第７図に、本発明の表示素子のさらに他の実施
例を示す。信号選択回路として、二つのトランス
ミツシヨンゲート（以下TGと略す）２０，２１
を用いたものである。インバータ１７，１８によ
るメモリセルの構成は、第６図の例と同じである
が、メモリセルの出力、つまりインバータ１８の
出力をTG２０のｎチヤンネル側ゲート及びTG
２１のＰチヤンネル側ゲートに接続し、インバー
タ１８の入力端子をTG２０のＰチヤンネル側ゲ
ート及びTG２１のｎチヤンネル側ゲートに接続
する。そして、TG２０，２１の出力を互いに接
続して、表示ドツト電極９ａと接続し、TG２１
の入力端子は全表示ドツト共通に、共通電極と接
続して、クロツク源１０と接続する。さらにTG
２０の入力端子は、全表示ドツト共通にして、イ
ンバータ２２介してクロツク源１０に接続する。
このような構成により、メモリセルの出力が
“１”のときは、TG２０がオン状態、TG２１が
オフ状態になるため、液晶セルには第３図Ａのご
とく±Ｖの交流電圧が印加され、同様にメモリセ
ルの出力が“０”のときは、液晶セルには電圧が
印加されない。
例を示す。信号選択回路として、二つのトランス
ミツシヨンゲート（以下TGと略す）２０，２１
を用いたものである。インバータ１７，１８によ
るメモリセルの構成は、第６図の例と同じである
が、メモリセルの出力、つまりインバータ１８の
出力をTG２０のｎチヤンネル側ゲート及びTG
２１のＰチヤンネル側ゲートに接続し、インバー
タ１８の入力端子をTG２０のＰチヤンネル側ゲ
ート及びTG２１のｎチヤンネル側ゲートに接続
する。そして、TG２０，２１の出力を互いに接
続して、表示ドツト電極９ａと接続し、TG２１
の入力端子は全表示ドツト共通に、共通電極と接
続して、クロツク源１０と接続する。さらにTG
２０の入力端子は、全表示ドツト共通にして、イ
ンバータ２２介してクロツク源１０に接続する。
このような構成により、メモリセルの出力が
“１”のときは、TG２０がオン状態、TG２１が
オフ状態になるため、液晶セルには第３図Ａのご
とく±Ｖの交流電圧が印加され、同様にメモリセ
ルの出力が“０”のときは、液晶セルには電圧が
印加されない。
第８図に、本発明の表示素子のさらに他の実施
例を示す。Ｓ・TrとしてTG２３，２４を用いた
ものである。Ｓ・TrとしてTGを用いることによ
り、電源電圧を低くしも“１”と“０”の信号を
確実に通すので、電源電圧を低くしても信号経路
の冗長度を２倍にすることが出来る。
例を示す。Ｓ・TrとしてTG２３，２４を用いた
ものである。Ｓ・TrとしてTGを用いることによ
り、電源電圧を低くしも“１”と“０”の信号を
確実に通すので、電源電圧を低くしても信号経路
の冗長度を２倍にすることが出来る。
第６図，第７図，第８図の例では、信号選択回
路として、EOR回路またはTG2個を用いている
が、要するにメモリセルの出力が“１”のときと
“０”のとき、表示ドツト電極に印加される交流
波形の位相を反転させることが出来れば良いので
あり、AND回路の組み合わせ、OR回路の組み合
わせ等によつても、全く同様の動作をさせること
ができるのはもちろんであり、これらも本発明の
範疇に入る。また、Ｓ・Tr及び信号ラインを２
系列設けているが、Ｓ・Trの不良や信号ライン
断線がほとんどなくなるように、半導体部分を作
り込むことが出来るようになれば、Ｓ・Tr，信
号ラインはそれぞれ一つづつで良い。
路として、EOR回路またはTG2個を用いている
が、要するにメモリセルの出力が“１”のときと
“０”のとき、表示ドツト電極に印加される交流
波形の位相を反転させることが出来れば良いので
あり、AND回路の組み合わせ、OR回路の組み合
わせ等によつても、全く同様の動作をさせること
ができるのはもちろんであり、これらも本発明の
範疇に入る。また、Ｓ・Tr及び信号ラインを２
系列設けているが、Ｓ・Trの不良や信号ライン
断線がほとんどなくなるように、半導体部分を作
り込むことが出来るようになれば、Ｓ・Tr，信
号ラインはそれぞれ一つづつで良い。
以上のような本発明の表示素子を用いることに
より、消費電力の非常に少ない表示素子を得るこ
とができる。つまり、静止画表示時には30Hz程度
のクロツク源を除いて、周辺回路を全て停止させ
ることと、回路構成を全てデジタル回路にするこ
と、さらに共通電極にもクロツクを印加すること
で、電源電圧を下ることで大幅な消費電力の低減
が達成できるのである。また、静止画，動画を問
わず交流駆動が可能となるので、寿命，信頼性の
点でも優れた表示素子が得られる。さらに、液晶
にかかる電圧は中間的なものでなく、オン状態に
するめの電圧と、零のいずれかであるので、コン
トラストの視覚依存性が良く、応答時間が速く、
液晶の透過率の電圧に対する非線形性も全く問題
がなくなる。従つて、中間調を持つ微細ドツトに
よる美しい表示と、低消費電力化・長寿命・高信
頼を同時に達成することでき、本発明の工業的価
値は大きい。
より、消費電力の非常に少ない表示素子を得るこ
とができる。つまり、静止画表示時には30Hz程度
のクロツク源を除いて、周辺回路を全て停止させ
ることと、回路構成を全てデジタル回路にするこ
と、さらに共通電極にもクロツクを印加すること
で、電源電圧を下ることで大幅な消費電力の低減
が達成できるのである。また、静止画，動画を問
わず交流駆動が可能となるので、寿命，信頼性の
点でも優れた表示素子が得られる。さらに、液晶
にかかる電圧は中間的なものでなく、オン状態に
するめの電圧と、零のいずれかであるので、コン
トラストの視覚依存性が良く、応答時間が速く、
液晶の透過率の電圧に対する非線形性も全く問題
がなくなる。従つて、中間調を持つ微細ドツトに
よる美しい表示と、低消費電力化・長寿命・高信
頼を同時に達成することでき、本発明の工業的価
値は大きい。
第１図は従来の表示素子を示す回路図、第２図
は本発明の表示素子を示す回路図、第３図Ａ，Ｂ
は、本発明の表示素子に於ける液晶駆動電圧を示
す説明図、第４図，第５図は、本発明の表示素子
の画素と表示ドツトを示す平面図、第６図は本発
明の実施例を示す回路図、第７図は本発明の他の
実施例を示す回路図、第８図は本発明のさらに他
の実施例を示す回路図である。 ５，６……スイツチングトランジスタ、７……
メモリーセル、８……信号選択回路、９……液晶
セル、９ａ……表示ドツト電極、１０……クロツ
ク源、１１……共通電極端子、１２ａ，１２ｂ，
１２ｃ……クロツク波形、１３ａ，１３ｂ……液
晶駆動電圧波形、１４……画素、１５ａ，１５
ｂ，１５ｃ，１５ｄ，１６ａ，１６ｂ，１６ｃ，
１６ｄ……表示ドツト、１７，１８……インバー
タ、１９……排他的論理和、２０，２１，２３，
２４……トランスミツシヨンゲート、２２……イ
ンバータ。
は本発明の表示素子を示す回路図、第３図Ａ，Ｂ
は、本発明の表示素子に於ける液晶駆動電圧を示
す説明図、第４図，第５図は、本発明の表示素子
の画素と表示ドツトを示す平面図、第６図は本発
明の実施例を示す回路図、第７図は本発明の他の
実施例を示す回路図、第８図は本発明のさらに他
の実施例を示す回路図である。 ５，６……スイツチングトランジスタ、７……
メモリーセル、８……信号選択回路、９……液晶
セル、９ａ……表示ドツト電極、１０……クロツ
ク源、１１……共通電極端子、１２ａ，１２ｂ，
１２ｃ……クロツク波形、１３ａ，１３ｂ……液
晶駆動電圧波形、１４……画素、１５ａ，１５
ｂ，１５ｃ，１５ｄ，１６ａ，１６ｂ，１６ｃ，
１６ｄ……表示ドツト、１７，１８……インバー
タ、１９……排他的論理和、２０，２１，２３，
２４……トランスミツシヨンゲート、２２……イ
ンバータ。
Claims (1)
- 【特許請求の範囲】 １ ガラス等の透明絶縁基板上に形成された半導
体層、または半導体基板上に、行列状に画素が形
成され、前記画素上に液晶を介して設置された透
光性基板上の透明電極を対向電極とした表示素子
に於いて、前記画素の一つは、それぞれ面積の異
なる複数の表示ドツトにより構成され、前記表示
ドツトの一つに対して、少なくとも１ビツトの論
理的記憶回路と、前記記憶回路の出力に応じて、
クロツク１及びクロツク１と逆相のクロツク２の
いずれかを選択するための信号選択回路を前記半
導体層に形成したことを特徴とする表示素子。 ２ 前記透明電極には、前記クロツク１またはク
ロツク２のいずれかの信号が印加されていること
を特徴とする特許請求の範囲第１項記載の表示素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079481A JPS58196582A (ja) | 1982-05-12 | 1982-05-12 | 表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079481A JPS58196582A (ja) | 1982-05-12 | 1982-05-12 | 表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196582A JPS58196582A (ja) | 1983-11-16 |
| JPH035724B2 true JPH035724B2 (ja) | 1991-01-28 |
Family
ID=13691081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079481A Granted JPS58196582A (ja) | 1982-05-12 | 1982-05-12 | 表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196582A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08194205A (ja) * | 1995-01-18 | 1996-07-30 | Toshiba Corp | アクティブマトリックス型表示装置 |
| JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
| DE69723831T2 (de) * | 1996-05-15 | 2004-05-27 | CHEMIPRO KASEI KAISHA, LTD., Kobe | Mehrfarbiges organisches el element, verfahren zur herstellung desselben und anzeige unter verwendung desselben |
| JP2001281635A (ja) | 2000-03-30 | 2001-10-10 | Mitsubishi Electric Corp | 液晶表示装置 |
| JP4471444B2 (ja) | 2000-03-31 | 2010-06-02 | 三菱電機株式会社 | 液晶表示装置ならびにこれを備えた携帯電話機および携帯情報端末機器 |
| JP3475938B2 (ja) | 2000-05-26 | 2003-12-10 | セイコーエプソン株式会社 | 電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器 |
| JP3428593B2 (ja) * | 2000-09-05 | 2003-07-22 | 株式会社東芝 | 表示装置及びその駆動方法 |
| JP4619522B2 (ja) * | 2000-12-04 | 2011-01-26 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置 |
| JP2017102472A (ja) * | 2017-01-20 | 2017-06-08 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2019168519A (ja) | 2018-03-22 | 2019-10-03 | 株式会社ジャパンディスプレイ | 表示装置及び電子棚札 |
| JP2020052217A (ja) | 2018-09-26 | 2020-04-02 | 株式会社ジャパンディスプレイ | 表示装置及び電子看板 |
-
1982
- 1982-05-12 JP JP57079481A patent/JPS58196582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196582A (ja) | 1983-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6853371B2 (en) | Display device | |
| US6778163B2 (en) | Liquid crystal display device, driving circuit, driving method, and electronic apparatus | |
| JP3630489B2 (ja) | 液晶表示装置 | |
| JP4560275B2 (ja) | アクティブマトリクス型表示装置とその駆動方法 | |
| US6426594B1 (en) | Electro-optical device and method for driving the same | |
| JPS5823091A (ja) | 画像表示装置 | |
| US4736137A (en) | Matrix display device | |
| KR100541059B1 (ko) | 액티브매트릭스형 표시장치와, 그 데이터선 절환회로,스위칭부 구동회로, 및 주사선 구동회로 | |
| JPH1063233A (ja) | ディスプレイ | |
| US7173589B2 (en) | Display device | |
| JP2005018088A (ja) | 液晶表示装置 | |
| JPH07181927A (ja) | 画像表示装置 | |
| JP4196999B2 (ja) | 液晶表示装置の駆動回路、液晶表示装置、液晶表示装置の駆動方法、および電子機器 | |
| JPH035724B2 (ja) | ||
| US20070024566A1 (en) | Display device | |
| US7019727B2 (en) | Display device | |
| US7081875B2 (en) | Display device and its driving method | |
| JPS58220185A (ja) | 表示素子 | |
| JPS58143389A (ja) | 画像表示装置 | |
| JPH0451835B2 (ja) | ||
| JPH07281641A (ja) | アクティブマトリクス型液晶ディスプレイ | |
| US7095389B2 (en) | Active matrix display device | |
| JP3668115B2 (ja) | 表示装置 | |
| JP2562297B2 (ja) | ドライバ−内蔵アクティブマトリクスパネル | |
| JP2002162947A (ja) | 表示装置 |