JPH0357480B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力波形をサンプリングして、直線
補間した後に複数段階の輝度補間を行つてRAM
にストアしている波形処理装置のドツト表示デー
タを、アナログのドツト表示信号に変換するため
にブラウン管表示装置、記録計等のドツト式波形
表示装置に付属するドツト表示信号発生回路に関
するものである。

〔従来の技術と発明が解決しようとする問題点〕

ドツト式波形表示装置においては、通常ドツト
表示データを表示面の時間軸アドレス×振幅アド
レスに相当する容量のRAMにドツトパターン状
にストアしている波形処理装置から、各時間軸ア
ドレスごとに全振幅アドレスを読出走査してドツ
ト表示信号を発生させている。したがつて、
RAMの容量が自ずと大きくなり、また輝度補間
を行う場合には各ドツトデータについて輝度情報
を与えるのに必要なビツト数だけ容量が倍増する
問題があつた。

よつて、本発明は、波形処理装置においてドツ
ト表示信号をストアしておくためのRAMの記憶
容量を減少させ得る冒頭に述べた種のドツト表示
信号発生回路を提供することを目的とする。

〔問題点を解決するための手段と作用〕

本発明は、この目的を達成するために、ドツト
式波形表示装置用ドツト表示信号発生回路を第１
図に示すように構成した。波形処理装置からは表
示面の各時間軸アドレスについてトツプアドレス
及びボトムアドレス並びにこれらの両アドレスを
基準に振幅アドレス方向に輝度補間する複数ビツ
トの輝度補間データのみを受取る。各ビツトの回
路部分１〜４は、振幅アドレス方向にボトム側輝
度補間データを輝度情報とするシリアルの論理信
号を発生し、一方回路部分１ａ〜４ａはトツプ側
輝度補間データを輝度情報とするシリアルの論理
信号を発生し、したがつてゲート回路５からはボ
トム及びトツプアドレス間の直線及び輝度補間さ
れたドツト表示信号が発生される。このようなゲ
ート出力を他のビツトのものと共にＤ／Ａコンバ
ータ６の並列デイジタル入力としてアナログ化す
ると３段階つまり２ビツト以上の輝度信号が得ら
れる。

例えば第３図ａに示すように、表示面に４段階
（●、〓、○の順に輝度が低くなる）で輝度補間
されたドツトを表示するものとする。波形処理装
置のRAMには、例えばその時間軸アドレスＮに
ついて輝度補間の基準になるボトムアドレスｎ及
びピークアドレスｎ＋４をそれぞれストアし、さ
らに振幅アドレスの増加方向のボトムアドレス側
輝度補間データ（○、〓、●）を第３図ｂに従い
（01、10、11）の２ビツトとし、トツプアドレス
側輝度補間データを同様にして（11、10、01）と
してストアしている。

アドレスＮの表示動作に際して、第１図による
b₀桁用回路部のラツチ回路４にはボトムアドレス
側輝度補間データのb₀桁のデータ（101）をそし
てラツチ回路４ａにはトツプアドレス側輝度補間
内データのb₀桁のデータ（101）をラツチしてお
く。クロツク計数値がボトムアドレスｎに達する
と、ボトムアドレス用比較器２が出力を発してボ
トムアドレス用シフトレジスタ３は歩進を開始
し、第３図ｃに示すように最初に３アドレス分だ
けプリセツト値を出力し、以後“１”を出力す
る。一方トツプアドレス用シフトレジスタ３ａは
計数値がピークアドレスｎ＋４に達するまで
“１”を出力しており、第３図ｄに示すようにそ
の時点でプリセツト値を出力し、以後“０”を出
力する。したがつて、ゲート回路５からはb₀桁の
直線・輝度補間データが出力される（第３図ｅ）。

同様にしてb₁桁用の回路部のラツチ回路４，４
ａにはb₁桁のボトムアドレス及びボトムアドレス
側輝度補間データ（011）及び（110）がラツチさ
れ、ゲート回路５からb₁桁の直線・輝度補間デー
タが出力され（第３図ｆ）、Ｄ／Ａコンバータ６
から第３図ａに対応して４段階でレベル変化する
ドツト表示信号が出力される（第３図ｇ）。

〔発明の実施例〕

第２図において、１０は第３図ａに示すように
直線補間され、さらにドツト継目部分を４段階に
輝度補間されたドツト表示データを作成する波形
処理装置である。即ち、そのRAMには、前述の
ように各時間軸アドレスに対して第３図ｂで示す
ように高輝度●は（11）、中輝度〓は（10）、低輝
度○は（01）、無輝度は（00）の１アドレスにつ
き並列２ビツトb₀、b₁の輝度補間データ、これら
の補間データ及び直線補間データの表示位置の基
準になるトツプアドレス及びボトムアドレスの４
種類のデータがストアされている。

２０はブラウン管表示装置３０に付属する本発
明によるドツト表示信号発生回路であり、波形処
理装置１０から読出されたドツト表示データを変
換してアナログのドツト表示信号を発生する。こ
の回路は、１ビツト目b₀及び２ビツト目b₁用の同
一構成の信号処理部２０ａ，２０ｂと、これらの
２ビツトの出力信号をアナログ化するＤ／Ａコン
バータ２６と、クロツクを計数し、かつブラウン
管表示装置３０の各垂直ラスタ走査ごとにクリア
されるアドレスカウンタ２７と、このクロツクを
発生するクロツク発生器２８とより構成されてい
る。それぞれの信号処理部２０ａ，２０ｂは、第
１図に対応してボトムアドレス用のラツチ回路２
１と、トツプアドレス用のラツチ回路２１ａと、
ボトムアドレス側輝度補間データ用のラツチ回路
２４と、トツプアドレス側輝度補間データ間のラ
ツチ回路２４ａと、クロツク計数値がラツチした
ボトムアドレスに達すると出力信号を発生する比
較器２２と、クロツク計数値がラツチしたトツプ
アドレスに達すると出力信号を発生する比較器２
２ａと、ラツチ回路２４のボトム側輝度補間デー
タをプリセツトされ、かつ比較器２２の出力信号
でクロツクによる歩進動作を開始するシフトレジ
スタ２３と、ラツチ回路２４ａのトツプ側輝度補
間データをプリセツトされ、かつ比較器２２ａの
出力信号でクロツク歩進動作を開始するシフトレ
ジスタ２３ａと、両シフトレジスタ２３，２３ａ
の出力信号の論理積演算を行うアンドゲート２５
とより構成されている。

ブラウン管表示装置３０は、アドレスカウンタ
２７の計数動作及びクロツク発生器２８のクロツ
クに同期して出力されるＤ／Ａコンバータ２６の
出力信号を、その表示面に垂直ラスタ走査により
順に表示する。尚、シフトレジスタ２３ａは、出
力が通常Ｈレベルであり、比較器２２ａの出力に
よりプリセツト値を送出し始める。

動作を第３図を参照して説明する。

波形表示に際しては、波形処理装置１０からは
各時間軸アドレス…Ｎ…のトツプアドレス、ボト
ムアドレス及びこれらに対する輝度補間データが
順にドツト表示信号発生回路２０に送出される。
例えば、第３図ａにおけるある時間軸アドレスＮ
については、両信号処理部２０ａ，２０ｂのラツ
チ回路２１にボトムアドレスｎをそしてラツチ回
路２１ａにトツプアドレスｎ＋４をラツチさせ
る。一方、信号処理部２０ａのラツチ回路２４及
び２４ａにはb₀桁のボトムアドレス側の補間値
（101）及びトツプアドレス側の補間値（101）、そ
して信号処理部２０ｂのラツチ回路２４及び２４
ａにはb₁桁のボトムアドレス側の補間値（011）
及びトツプアドレス側の補間値（110）をそれぞ
れラツチさせる。

アドレスカウンタ２７がクロツク計数を開始
し、計数値がボトムアドレスｎに達するとシフト
レジスタ２３は歩進動作を開始し、以下前述した
第３図ｃ〜ｇに対応した動作を行い、Ｄ／Ａコン
バータ２６から輝度変調のために４段階でレベル
の変化するドツトパルス信号（第３図ｇ）が出力
され、ブラウン管表示装置３０はそのレベルに対
応した輝度のドツト表示を行う。

次の時間軸アドレスＮ＋１については、ドツト
表示信号発生回路２０へボトムアドレスｎ＋４、
トツプアドレスｎ＋７が送出される。この場合送
出されるボトムアドレス側輝度補間データは時間
軸アドレスＮのものと同一であり、トツプアドレ
ス側輝度補間データは（11、00、00）となる。し
たがつて、b₀桁のアンドゲートの出力は第３図ｈ
となり、b₁桁のアンドゲート２５には第３図ｉが
得られ、したがつてＤ／Ａコンバータ２６の出力
は第３図ｊになる。

トツプアドレス及びボトムアドレスの一致する
時間軸アドレスＮ＋４については、トツプアドレ
ス及びボトムアドレス共にｎを送出し、ボトムア
ドレス側輝度補間データ（11、00、00）及びトツ
プアドレス側輝度補間データ（11、00、00）を送
出する。したがつて両桁b₀、b₁のシフトレジスタ
２３の出力は共に第３図ｋとなり、シフトレジス
タ２３ａの出力は第３図ｌとなる。b₀、b₁のアン
ドゲート２５の出力は共に第３図ｍとなり、Ｄ／
Ａコンバータ２６の出力は第３図ｎとなる。この
ようにしてブラウン管表示装置は、波形処理装置
１０から時間軸アドレス……Ｎ……についてドツ
ト表示データを表示面の対応する振幅アドレスに
継目を滑らかにする輝度でドツト表示し、第３図
ａに示すような波形表示を行う。

尚、前述の実施例で、振幅アドレスの走査方向
が逆の場合トツプとボトムの関係は逆になる。回
路構成によつては、シフトレジスタ２３、２３ａ
の出力レベルを反転させる等本発明の範囲内にて
種々の変形例が考えられる。

〔発明の効果〕

以上、本発明のハードロジツク式のドツト表示
信号発生回路によれば、波形処理装置のRAMの
容量を各時間軸アドレスについて振幅アドレス×
ビツトに対応させることなく、単にトツプアドレ
ス及びボトムアドレス並びにこれらの両アドレス
を基準に振幅アドレス方向に輝度補間する複数ビ
ツトの輝度補間データをドツト表示データとして
ストアされるだけで済み、メモリ容量の大幅な低
減を実現可能にする。

【図面の簡単な説明】

第１図は本発明のドツト表示信号発生回路のブ
ロツク図、第２図は本発明の実施例によるドツト
表示信号発生回路のブロツク図及び第３図は第２
図による回路の動作説明図。

Claims (1)

【特許請求の範囲】
1. １ 入力波形をサプリングして、直線及び輝度補
   間を行つてRAMにストアしている波形処理装置
   のドツト表示データを、ドツト式波形表示装置の
   表示面の対応する振幅アドレスのドツト表示信号
   に時間軸アドレスごとに逐次変換するドツト式波
   形表示装置用ドツト表示信号発生回路において、
   ドツト表示データのボトムアドレス用ラツチ回路
   １，２１、前記ドツト表示データのトツプアドレ
   ス用ラツチ回路１ａ，２１ａと、前記ドツト表示
   データのボトムアドレス側輝度補間データのラツ
   チ回路４，２４と、前記ドツト表示データのトツ
   プアドレス側輝度補間データのラツチ回路４ａ，
   ２４ａと、クロツクを計数することにより得られ
   る振幅方向アドレスの計数値がボトムアドレス用
   ラツチ回路１，２１の出力値に達する出力信号を
   発するボトムアドレス用比較器２，２２と、前記
   計数値がトツプアドレス用ラツチ回路１ａ，２１
   ａのラツチ値に達すると出力信号を発するトツプ
   アドレス用比較器２ａ，２２ａと、前記クロツク
   による歩進がボトムアドレス用比較器２，２２の
   前記出力により制御され、かつ前記ボトム側輝度
   補間データをプリセツトされるボトムアドレス用
   シフトレジスタ３，２３と、前記クロツクによる
   歩進がトツプアドレス用比較器２ａ，２２ａの前
   記出力により制御され、かつ前記トツプアドレス
   側輝度補間データをプリセツトされるトツプアド
   レス用シフトレジスタ３ａ，２３ａと、前記両シ
   フトレジスタの出力信号を両入力信号として前記
   ボトムアドレス及び前記トツプアドレス間の前記
   両入力信号の論理積信号を発生させるゲート回路
   ５，２５とを具備した回路部を輝度補間データの
   ビツト数に応じた個数だけ設けると共に、前記各
   回路部のゲート回路５，２５の出力信号を並列デ
   イジタル入力とするＤ／Ａコンバータ６，２６を
   後続させたことを特徴とするドツト表示信号発生
   回路。