JPH0357619B2 - - Google Patents
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- Publication number
- JPH0357619B2 JPH0357619B2 JP59073813A JP7381384A JPH0357619B2 JP H0357619 B2 JPH0357619 B2 JP H0357619B2 JP 59073813 A JP59073813 A JP 59073813A JP 7381384 A JP7381384 A JP 7381384A JP H0357619 B2 JPH0357619 B2 JP H0357619B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- integrated circuit
- cover
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高度に集積された集積回路を（以下
ICという）を実装し、かつ放熱効率の良好な超
小型リードレスチツプキヤリアに関する。
ICという）を実装し、かつ放熱効率の良好な超
小型リードレスチツプキヤリアに関する。
リードレスチツプキヤリアとしては、従来から
文献（“Chip Carriers−Their Application and
Future Direction”、T.W.Stafford IEEE
Transaction on CHMT vol CHMT−４、no.2
June 1981 198ページ第７図）のものが知られて
いる。
文献（“Chip Carriers−Their Application and
Future Direction”、T.W.Stafford IEEE
Transaction on CHMT vol CHMT−４、no.2
June 1981 198ページ第７図）のものが知られて
いる。
従来、この種のリードチツプキヤリアは第１図
に示すようにサブストレート１のキヤビテイ内に
チツプ２をフエイスアツプ状態で接着し、チツプ
２の端子５をワイアボンデイングパツド６に接続
し、カバー３を接着した構造のものであつた。こ
の場合、ICチツプ２のそれぞれの端子５はボン
デイングパツド６からサブストレート１内の配線
を経由してサブストレート１の側面に設けられた
それぞれの外部端子４に接続されている。
に示すようにサブストレート１のキヤビテイ内に
チツプ２をフエイスアツプ状態で接着し、チツプ
２の端子５をワイアボンデイングパツド６に接続
し、カバー３を接着した構造のものであつた。こ
の場合、ICチツプ２のそれぞれの端子５はボン
デイングパツド６からサブストレート１内の配線
を経由してサブストレート１の側面に設けられた
それぞれの外部端子４に接続されている。
このような構造の場合、つぎのような２つの欠
点があつた。すなわちその１つはサブストレート
１の四周の各辺から外部端子を取り出しているた
めICチツプ２の端子数が増加するに伴つて各辺
の外部端子４の数も増加し、したがつて、一辺の
長さが増大し、サブストレート１の形状が大きく
なることである。
点があつた。すなわちその１つはサブストレート
１の四周の各辺から外部端子を取り出しているた
めICチツプ２の端子数が増加するに伴つて各辺
の外部端子４の数も増加し、したがつて、一辺の
長さが増大し、サブストレート１の形状が大きく
なることである。
その２としては、ICチツプ２がサブストレー
ト１に接着されているため、ICチツプ２の発生
する熱の大部分はサブストレート１の底を伝わ
り、チツプキヤリアの接続される母基板側から放
熱される構造である。したがつてICチツプ２の
集積度が上つて発熱量が多くなつた場合には、チ
ツプ２の冷却が不十分となることがあつた。
ト１に接着されているため、ICチツプ２の発生
する熱の大部分はサブストレート１の底を伝わ
り、チツプキヤリアの接続される母基板側から放
熱される構造である。したがつてICチツプ２の
集積度が上つて発熱量が多くなつた場合には、チ
ツプ２の冷却が不十分となることがあつた。
本発明の目的は、リードレスチツプキヤリアに
おいて外部接続端子パツドをその底面に格子状に
配列し、かつICチツプ本体をカバー側に接着し
た構造とすることにより、多数の端子を有し、か
つ発熱量の大きい高度に集積化されたICチツプ
を収容することのできる高端子密度で超小型であ
り、かつ放熱効率のよいリードレスチツプキヤリ
アを提供することにある。
おいて外部接続端子パツドをその底面に格子状に
配列し、かつICチツプ本体をカバー側に接着し
た構造とすることにより、多数の端子を有し、か
つ発熱量の大きい高度に集積化されたICチツプ
を収容することのできる高端子密度で超小型であ
り、かつ放熱効率のよいリードレスチツプキヤリ
アを提供することにある。
本発明によるリードレスチツプキヤリアは、基
板表面に形成されたICチツプのリードをボンデ
イング接続するための複数個のボンデイングパツ
ドと、裏面に形成された格子状配列の端子パツド
と、これらのボンデイングパツドと端子パツドの
それぞれを接続するための配線およびヴイアホー
ル配線とを内部に含むサブストレートと、上記サ
ブストレートの側面全体を覆い、かつ四辺の側面
において接着された枠と、上記サブストレートの
表面を覆いかつ上記枠の四辺において接着された
カバーと、上記カバー内部において本体をカバー
の内面に接着され、かつリードを上記サブストレ
ート表面のボンデイングパツドに接続されたIC
チツプとから構成される。
板表面に形成されたICチツプのリードをボンデ
イング接続するための複数個のボンデイングパツ
ドと、裏面に形成された格子状配列の端子パツド
と、これらのボンデイングパツドと端子パツドの
それぞれを接続するための配線およびヴイアホー
ル配線とを内部に含むサブストレートと、上記サ
ブストレートの側面全体を覆い、かつ四辺の側面
において接着された枠と、上記サブストレートの
表面を覆いかつ上記枠の四辺において接着された
カバーと、上記カバー内部において本体をカバー
の内面に接着され、かつリードを上記サブストレ
ート表面のボンデイングパツドに接続されたIC
チツプとから構成される。
本発明について図面を参照して詳細に説明す
る。
る。
第２図は本発明に係る実施例を示す図であり、
７はセラミツクサブストレート、８はICチツプ、
９は枠、１０は端子パツド、１１はICリード、
１２はボンデイングパツド、１３はチツプ端子、
１４は枠接着剤、１５はチツプ接着剤、１６はヴ
イアホール配線、１７は接続配線、１８はカバ
ー、１９はカバー接着剤である。第２図におい
て、セラミツクサブストレート７の表面にICの
端子数と等しい複数個のボンデイングパツド１２
が形成されており、このそれぞれのボンデイング
パツドにICチツプ８のICリード１１がボンデイ
ング接続されている。また、それぞれのボンデイ
ングパツド１２にはセラミツクサブストレート７
の表面に形成された複数個の接続配線１７がそれ
ぞれ接続されており、さらに、接続配線１７のそ
れぞれは、セラミツクサブストレート７内に形成
されたそれぞれのヴイアホール配線１６を経由し
てセラミツクサブストレート７の裏面に形成され
た端子パッド１０にそれぞれ接続されている。
７はセラミツクサブストレート、８はICチツプ、
９は枠、１０は端子パツド、１１はICリード、
１２はボンデイングパツド、１３はチツプ端子、
１４は枠接着剤、１５はチツプ接着剤、１６はヴ
イアホール配線、１７は接続配線、１８はカバ
ー、１９はカバー接着剤である。第２図におい
て、セラミツクサブストレート７の表面にICの
端子数と等しい複数個のボンデイングパツド１２
が形成されており、このそれぞれのボンデイング
パツドにICチツプ８のICリード１１がボンデイ
ング接続されている。また、それぞれのボンデイ
ングパツド１２にはセラミツクサブストレート７
の表面に形成された複数個の接続配線１７がそれ
ぞれ接続されており、さらに、接続配線１７のそ
れぞれは、セラミツクサブストレート７内に形成
されたそれぞれのヴイアホール配線１６を経由し
てセラミツクサブストレート７の裏面に形成され
た端子パッド１０にそれぞれ接続されている。
第３図は上記セラミツクサブストレート７の表
面の配線を示す図であり、第４図は同じく裏面の
端子パッドの配線を示すもので、第３図のように
ボンデイングパツド１２はそれぞれ接続配線１７
を介してヴイアホール配線１６に接続され、さら
にヴイアホール配線１６のそれぞれはサブストレ
ート７内を貫通して裏面の端子パッド１０のそれ
ぞれに接続される。
面の配線を示す図であり、第４図は同じく裏面の
端子パッドの配線を示すもので、第３図のように
ボンデイングパツド１２はそれぞれ接続配線１７
を介してヴイアホール配線１６に接続され、さら
にヴイアホール配線１６のそれぞれはサブストレ
ート７内を貫通して裏面の端子パッド１０のそれ
ぞれに接続される。
以上の説明より明らかなようにICチツプ８の
全端子は、サブストレート７の裏面の格子状に配
列された端子パッド１０に外部接続のために取り
出されているので、多数の端子を高密度に取り出
すことができる。
全端子は、サブストレート７の裏面の格子状に配
列された端子パッド１０に外部接続のために取り
出されているので、多数の端子を高密度に取り出
すことができる。
この理由について以下に説明する。まず、第１
図に示すような従来のチツプキヤリアでは、外部
端子４はチツプキヤリアの四辺に配置されている
ため、例えば80ピンの端子を持つICチツプを収
容し、かつ端子４の各々の間隔を１mmにとると、
サブストレート１の一辺は最低でも （80／４＋１）×１mm＝21mm の長さが必要である。この場合の端子密度は 80ピン／21mm×21mm＝0.18ピン／mm2 となり、一般的なICチツプの端子密度より低い
値のものとなる。
図に示すような従来のチツプキヤリアでは、外部
端子４はチツプキヤリアの四辺に配置されている
ため、例えば80ピンの端子を持つICチツプを収
容し、かつ端子４の各々の間隔を１mmにとると、
サブストレート１の一辺は最低でも （80／４＋１）×１mm＝21mm の長さが必要である。この場合の端子密度は 80ピン／21mm×21mm＝0.18ピン／mm2 となり、一般的なICチツプの端子密度より低い
値のものとなる。
これに対して、本発明に係るチツプキヤリアで
は、第２図に示すように外部端子パッド１０は格
子状に配列されているので端子１０のそれぞれの
間隔を従来のものと同様に１mmにとると、格子状
配列の一辺の寸法は （√80ピン−１ピン）×１mm＝８mm となり、最も外側のパツドとサブストレートの縁
との間隔を両側で1.5mmずつ取つたとしても、サ
ブストレートの一辺の大きさは11mmでよいことに
なり、したがつて端子密度は 80ピン／11mm×11mm＝0.66ピン／mm2 となり、従来のチツプキヤリアに比べて３倍以上
の高密度に端子を形成することができる。
は、第２図に示すように外部端子パッド１０は格
子状に配列されているので端子１０のそれぞれの
間隔を従来のものと同様に１mmにとると、格子状
配列の一辺の寸法は （√80ピン−１ピン）×１mm＝８mm となり、最も外側のパツドとサブストレートの縁
との間隔を両側で1.5mmずつ取つたとしても、サ
ブストレートの一辺の大きさは11mmでよいことに
なり、したがつて端子密度は 80ピン／11mm×11mm＝0.66ピン／mm2 となり、従来のチツプキヤリアに比べて３倍以上
の高密度に端子を形成することができる。
第５図は、本実施例を用いたICチツプのリー
ドの形状を示す図である。従来の場合ICチツプ
８のリード１１はICチツプをサブストレート上
に固定した後に、例えば金ワイアを用いてICチ
ツプのそれぞれの端子１３およびサブストレート
の端子パッドのそれぞれを順次ボンデイング接続
していたが、本実施例の場合はあらかじめICチ
ツプ８のそれぞれの端子１３に接続されている。
リード１１は写真に用いる35mmフイルムと同様な
スプロケツトホールを有するフイルム上に銅箔を
はりつけ、これをフオトリソグラフイーにより露
光、現象ならびにエツチングすることによつて得
られる。このようにして一工程でフイルム上に形
成されたリード１１は、金メツキを施された後、
周知のTAB（Tape Automated Bonding）技術
により、ICチツプ８上のそれぞれの端子１３に
一括ボンデイング接続された後に、リード１１を
支えていたフイルムを切り離して、第５図に示す
ようなTABリード付きのICチツプが得られる。
第６図は本実施例に用いられる枠を示す図であ
る。
ドの形状を示す図である。従来の場合ICチツプ
８のリード１１はICチツプをサブストレート上
に固定した後に、例えば金ワイアを用いてICチ
ツプのそれぞれの端子１３およびサブストレート
の端子パッドのそれぞれを順次ボンデイング接続
していたが、本実施例の場合はあらかじめICチ
ツプ８のそれぞれの端子１３に接続されている。
リード１１は写真に用いる35mmフイルムと同様な
スプロケツトホールを有するフイルム上に銅箔を
はりつけ、これをフオトリソグラフイーにより露
光、現象ならびにエツチングすることによつて得
られる。このようにして一工程でフイルム上に形
成されたリード１１は、金メツキを施された後、
周知のTAB（Tape Automated Bonding）技術
により、ICチツプ８上のそれぞれの端子１３に
一括ボンデイング接続された後に、リード１１を
支えていたフイルムを切り離して、第５図に示す
ようなTABリード付きのICチツプが得られる。
第６図は本実施例に用いられる枠を示す図であ
る。
第７図は本実施例に用いられるカバーを天地転
倒させて示した説明図で、４分の１断面をあらわ
している。カバー１８の下面には、ICチツプ８
の本体を接着するための接着剤１５があらかじめ
塗布されている。この接着剤には定められた温度
を一定時間印加することにより固化するような熱
伝導性の良好な樹脂接着剤が使用されている。一
例として銀フイラー導伝性エポキシ系接着剤を使
用し、約150℃の温度を30分間印加して固化する
ものがある。
倒させて示した説明図で、４分の１断面をあらわ
している。カバー１８の下面には、ICチツプ８
の本体を接着するための接着剤１５があらかじめ
塗布されている。この接着剤には定められた温度
を一定時間印加することにより固化するような熱
伝導性の良好な樹脂接着剤が使用されている。一
例として銀フイラー導伝性エポキシ系接着剤を使
用し、約150℃の温度を30分間印加して固化する
ものがある。
さて、再び第２図を参照すると、第２図に示す
ように本発明に係るチツプキヤリアでは、ICチ
ツプ８のリード１１はセラミツクサブストレート
７上のそれぞれのボンデイングパツド１２にボン
デイングされ、さらにICチツプ８の本体は、カ
バー１８の下面に固着されて、枠９の内部におさ
められる。このような構造は以下に述べるような
工法を用いることによつて可能となつている。す
なわち、 (1) セラミツクサブストレート７の四辺を覆うよ
うに枠９をかぶせセラミツクサブストレート７
の四辺の側面を接着剤１４にて接着する。この
接着は、例えば周知のろう付けにより行うこと
ができる。セラミツクサブストレート７の形成
に際しては、あらかじめ四辺の側面にタングス
テンペーストの印刷を施した後適当な温度で焼
成し、その後、ニツケルメツキ処理をする。
ように本発明に係るチツプキヤリアでは、ICチ
ツプ８のリード１１はセラミツクサブストレート
７上のそれぞれのボンデイングパツド１２にボン
デイングされ、さらにICチツプ８の本体は、カ
バー１８の下面に固着されて、枠９の内部におさ
められる。このような構造は以下に述べるような
工法を用いることによつて可能となつている。す
なわち、 (1) セラミツクサブストレート７の四辺を覆うよ
うに枠９をかぶせセラミツクサブストレート７
の四辺の側面を接着剤１４にて接着する。この
接着は、例えば周知のろう付けにより行うこと
ができる。セラミツクサブストレート７の形成
に際しては、あらかじめ四辺の側面にタングス
テンペーストの印刷を施した後適当な温度で焼
成し、その後、ニツケルメツキ処理をする。
このようにして処理したセラミツクサブスト
レート７の四辺の外側面を覆うように前記枠９
をかぶせ、この合わせ部分に治具を用いて銀ろ
うまたは銀銅ろうにて所定の温度と時間にてセ
ラミツクサブストレート７と枠９との接着が完
了する。
レート７の四辺の外側面を覆うように前記枠９
をかぶせ、この合わせ部分に治具を用いて銀ろ
うまたは銀銅ろうにて所定の温度と時間にてセ
ラミツクサブストレート７と枠９との接着が完
了する。
(2) セラミツクサブストレート７の上に上記のよ
うなあらかじめリード１１の全てが接続された
ICチツプ８をフエースダウンの状態で置き、
リード１１とボンデイングパツド１２のそれぞ
れの位置を合わせる。
うなあらかじめリード１１の全てが接続された
ICチツプ８をフエースダウンの状態で置き、
リード１１とボンデイングパツド１２のそれぞ
れの位置を合わせる。
(3) ICリード１１とボンデイングパツド１２を
一括ボンデイングする。
一括ボンデイングする。
(4) カバー１８のチツプ接着剤１５をICチツプ
８の実装面に乗せ、接着剤１５とICチツプ本
体とを接触させる。
８の実装面に乗せ、接着剤１５とICチツプ本
体とを接触させる。
(5) これを例えば約150℃の温度で30分印加して、
接着剤１５を固化しカバー１８とICチツプ８
の接着を行う。
接着剤１５を固化しカバー１８とICチツプ８
の接着を行う。
(6) 枠９とカバー１８との接触部にエポキシ系接
着剤を塗布し、例えば約150℃の温度で90分間
印加し相互の接着を行う。本実施例では枠９と
カバー１８との接着をエポキシ系接着剤にて行
つているが、枠９およびカバー１８の材質をセ
ラミツクサブストレート７と熱膨張係数がほぼ
同一で、高熱特性に優れた銅タングステンまた
は銅モリブデンなどの金属材料のものを用いれ
ば熔接により実現することができる。このよう
にしてリードレスチツプキヤリアの組立てが完
了する。
着剤を塗布し、例えば約150℃の温度で90分間
印加し相互の接着を行う。本実施例では枠９と
カバー１８との接着をエポキシ系接着剤にて行
つているが、枠９およびカバー１８の材質をセ
ラミツクサブストレート７と熱膨張係数がほぼ
同一で、高熱特性に優れた銅タングステンまた
は銅モリブデンなどの金属材料のものを用いれ
ば熔接により実現することができる。このよう
にしてリードレスチツプキヤリアの組立てが完
了する。
本発明には、以上説明したようにリードレスチ
ツプキヤリアにおいてサブストレートの裏面に外
部接続端子パツドを格子状に配列し、かつICチ
ツプ本体を熱伝導性の良好なカバー側に接着した
構造を取ることにより、端子密度が増大しかつ放
熱効率が向上するので、超高集積化されたICチ
ツプを超小型のキヤリアに実装できるという効果
がある。
ツプキヤリアにおいてサブストレートの裏面に外
部接続端子パツドを格子状に配列し、かつICチ
ツプ本体を熱伝導性の良好なカバー側に接着した
構造を取ることにより、端子密度が増大しかつ放
熱効率が向上するので、超高集積化されたICチ
ツプを超小型のキヤリアに実装できるという効果
がある。
第１図は従来のチツプキヤリアを示す斜視図。
第２図は本発明実施例のリードレスチツプキヤリ
アの断面図。第３図は本実施例のサブストレート
の表面図。第４図は第３図のサブストレート裏面
図。第５図は本実施例によるICチツプのリード
接続状態図。第６図は本実施例のリードレスチツ
プキヤリアの枠の斜視図。第７図は本実施例によ
るリードレスチツプキヤリアのカバーの天地転倒
した場合の斜視図。 １……従来型のサブストレート、２……ICチ
ツプ、３……従来型のカバー、４……従来型の外
部端子、５……チツプ端子、６……従来型のボン
デイングパツド、７……セラミツクサブストレー
ト、８……ICチツプ、９……枠、１０……端子
パッド、１１……ICリード、１２……ボンデイ
ングパツド、１３……チツプ端子、１４……枠接
着剤、１５……チツプ接着剤、１６……ヴイアホ
ール配線、１７……接続配線、１８……カバー、
１９……カバー接着剤。
第２図は本発明実施例のリードレスチツプキヤリ
アの断面図。第３図は本実施例のサブストレート
の表面図。第４図は第３図のサブストレート裏面
図。第５図は本実施例によるICチツプのリード
接続状態図。第６図は本実施例のリードレスチツ
プキヤリアの枠の斜視図。第７図は本実施例によ
るリードレスチツプキヤリアのカバーの天地転倒
した場合の斜視図。 １……従来型のサブストレート、２……ICチ
ツプ、３……従来型のカバー、４……従来型の外
部端子、５……チツプ端子、６……従来型のボン
デイングパツド、７……セラミツクサブストレー
ト、８……ICチツプ、９……枠、１０……端子
パッド、１１……ICリード、１２……ボンデイ
ングパツド、１３……チツプ端子、１４……枠接
着剤、１５……チツプ接着剤、１６……ヴイアホ
ール配線、１７……接続配線、１８……カバー、
１９……カバー接着剤。
Claims (1)
- 【特許請求の範囲】 １ 集積回路チツプと、 この集積回路チツプの電極に接続された集積回
路リードと、 この集積回路リードと接続されるボンデイング
パツドがその表面に形成され、このボンデイング
パツドの電極電位を外部へ導く手段を含むサブス
トレートと、 このサブストレートに覆せられこのサブストレ
ートとの間に形成される空間に上記集積回路チツ
プが収容されるカバーと を備えた集積回路装置において、 上記集積回路チツプの裏面が上記カバーの裏面
に接着され、 上記電位を外部に導く手段は、 上記サブストレートの表裏を貫通する格子状に
配列されたヴイアホールと、 一端が上記ボンデイングパツドに接続されこの
ヴイアホールを貫通するヴイアホール配線と、 このヴイアホール配線の他端に接続され上記サ
ブストレートの裏面に格子状に配列形成された端
子パツドと を含み、 上記サブストレートの周囲に接着された枠を備
え、 上記カバーの端部が上記枠の内側面上部に接着
された構造 を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073813A JPS60217641A (ja) | 1984-04-12 | 1984-04-12 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073813A JPS60217641A (ja) | 1984-04-12 | 1984-04-12 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217641A JPS60217641A (ja) | 1985-10-31 |
| JPH0357619B2 true JPH0357619B2 (ja) | 1991-09-02 |
Family
ID=13528968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59073813A Granted JPS60217641A (ja) | 1984-04-12 | 1984-04-12 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217641A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148266A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies having interposer and flexible lead |
| US5679977A (en) * | 1990-09-24 | 1997-10-21 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US7198969B1 (en) | 1990-09-24 | 2007-04-03 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
| US5379191A (en) * | 1991-02-26 | 1995-01-03 | Microelectronics And Computer Technology Corporation | Compact adapter package providing peripheral to area translation for an integrated circuit chip |
-
1984
- 1984-04-12 JP JP59073813A patent/JPS60217641A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60217641A (ja) | 1985-10-31 |
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