JPH0357664B2 - - Google Patents
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- JPH0357664B2 JPH0357664B2 JP57500397A JP50039782A JPH0357664B2 JP H0357664 B2 JPH0357664 B2 JP H0357664B2 JP 57500397 A JP57500397 A JP 57500397A JP 50039782 A JP50039782 A JP 50039782A JP H0357664 B2 JPH0357664 B2 JP H0357664B2
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- JP
- Japan
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- signal
- llf
- latch
- gate
- clock
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- Expired - Lifetime
Links
- 238000011084 recovery Methods 0.000 description 14
- 230000007704 transition Effects 0.000 description 10
- 230000000295 complement effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
請求の範囲
１ 規定されたビツト時間を持ち、データ信号と
クロツク信号の合成的組合せである直列データ
（BSD）流を受信しそれを入力信号として、前期
クロツク信号を回復する回路であつて、 (a) 前期直列データ（BSD）流を1/4ビツト時間
シフトして第２入力信号（QBT）を供給する
第１シフト手段と、 (b) 前期直列データ（BSD）流を3/4ビツト時間
シフトして第３入力信号（TQBT）を供給す
る第２シフト手段と、 (c) 論理式（BSD・QBT・TQBT）が１になつ
たタイミングで「ハイ」にセツトされ、論理式
（BSD／・QBT／・TQBT／）が１になつた
タイミングで「ロウ」にセツトされる最終低周
波信号（LLF）を発生するように構成した第
１のゲート及びラツチ手段と、 (d) 論理式（QBT・TQBT／・LLF／）＋
（QBT／・TQBT・LLF）が１になつたタイ
ミングで「ハイ」にセツトされ、 論理式（QBT／・TQBT・LLF／）＋
（QBT・TQBT／・LLF）＋（QBT／・
TQBT／・LLF）＋（QBT・TQBT・LLF／）
が１になつたタイミングで「ロウ」にセツトさ
れる信号（RF）を発生するように構成した第
２のゲート及びラツチ手段とから成り、 前期信号（RF）を回復されたクロツク信号と
する、デジタル・データ通信システムにおけるク
ロツク信号の回復回路。 技術分野 この発明は、デイジタル・データ送信システム
に関し、特に直列デイジタル・データ流からのク
ロツク信号を回復する回路及びその方法に関し、
その後、受信機がそのタイミング信号を受信デー
タ流のデコード及びデシリアライズ
（deserialize）のために使用しようとする方式に
関する。 背景技術 直列デイジタル・データを送信する場合には、
受信機又は受信端末機側で受信した直列デイジタ
ル・データのコーデイングの同期をとるために、
データ・パルスに加えて一連のクロツク・パルス
を供給する必要がある。既に公知の通信方式で
は、この目的のために１本はデータ信号用、他方
はクロツク信号用の２つの送信ライン若しくは通
路又は２つのチヤンネルが要求されていた。この
二重送信路（又は２チヤンネル）の必要性を避け
るために、クロツク信号とデータ信号の組合わせ
の結果得られた自己クロツキング・コードが開発
された。マンチエスタ・コードもそのような自己
クロツキング・コードの１つである。マンチエス
タ・エンコーダはクロツクとデータとを受信して
それらを単一の出力に組合わせ、１本の送信ライ
ンを通して受信端末機に送信することができるよ
うにする。自己クロツキング・データ（すなわ
ち、直列デイジタル・データ流）が受信端末機に
到着したときに、デコーダで処理されて、入力し
た自己クロツキング・コードからデータとクロツ
クの両方に抽出され、分離される。 先行技術のクロツク回復回路は一般に直列デイ
ジタル・データ流をクロツク出力を発生するアン
ド・ゲート又はナンド・ゲートに導く方式に形成
され、セツトのための条件がなくなつたときに出
力はリセツトされる。 米国特許第4185273号は遅延線、アンド、ナン
ド及びノア・ゲートの組合せからなり、マンチエ
スタ符号化信号からクロツク信号を回復する回路
を開示している。このクロツク回復回路から生ず
る問題は、該ロジツク・ゲートの動作がタツプご
とに変化する遅延線によつて生ずる位相変化、デ
ータ・ビツト歪及び生入力直列デイジタル・デー
タ流の高又は低（ハイ又はロー）時間のデータ・
ビツト・スキユー（skew）などに敏感であると
いうことであり、それはこの動作を誤りの方に導
くであろう。 発明の開示 この発明の目的は、直列データ流のデータ・ビ
ツト信号間の位相変化にあまり敏感でなく、高速
なクロツク回復分解能を提供するように成した直
列デイジタル・データ流からクロツク信号を回復
する回路及び方法を提供することがある。 この発明は、規定したビツト時間を持つ直列デ
ータ流を受信するように成した入力端子を持ち、
前記直列データ流がデータ信号とクロツク信号の
合成的組合わせから成るものに適用しうるクロツ
ク回復回路であつて、前記直列データ流を1/4ビ
ツト時間だけシフトして第２入力信号を提供する
第１シフト手段と、前記直列データ流を3/4ビツ
ト時間だけシフトして第３入力信号を提供する第
２シフト手段と、前記第２入力信号と前記第３入
力信号の遷移を検出して該検出された遷移の各々
で生じた遷移を持つ出力信号を供給する遷移検出
手段とを持ち、前記出力信号は前記直列データ流
から回復したクロツク信号である如く構成したク
ロツク回復回路を提供する。 この発明は、他の面から見ると、規定されたビ
ツト時間を有し、データ信号とクロツク信号の合
成的組合わせである入力した直列データ流から前
記クロツク信号を回復する方法であつて、前記直
列データ流を1/4ビツト時間だけシフトして第２
入力信号を供給し、前記直列データ流を3/4ビツ
ト時間だけシフトして第３入力信号を供給し、前
記第２入力信号と前記第３入力信号の遷移を検出
して該検出された遷移の各々で発生した遷移を有
する出力信号を供給する各工程から成り、該出力
信号が前記直列データ流から回復したクロツク信
号となる如く構成したクロツク信号回復方法を提
供する。 好ましくは、前記遷移検出手段はラツチ回路を
含む。該ラツチをセツトするためには特有の条件
の組合せが要求され、該ラツチをリセツトするた
めにはほかの条件の組合わせが要求されて対称す
る回復クロツクを発生する。
クロツク信号の合成的組合せである直列データ
（BSD）流を受信しそれを入力信号として、前期
クロツク信号を回復する回路であつて、 (a) 前期直列データ（BSD）流を1/4ビツト時間
シフトして第２入力信号（QBT）を供給する
第１シフト手段と、 (b) 前期直列データ（BSD）流を3/4ビツト時間
シフトして第３入力信号（TQBT）を供給す
る第２シフト手段と、 (c) 論理式（BSD・QBT・TQBT）が１になつ
たタイミングで「ハイ」にセツトされ、論理式
（BSD／・QBT／・TQBT／）が１になつた
タイミングで「ロウ」にセツトされる最終低周
波信号（LLF）を発生するように構成した第
１のゲート及びラツチ手段と、 (d) 論理式（QBT・TQBT／・LLF／）＋
（QBT／・TQBT・LLF）が１になつたタイ
ミングで「ハイ」にセツトされ、 論理式（QBT／・TQBT・LLF／）＋
（QBT・TQBT／・LLF）＋（QBT／・
TQBT／・LLF）＋（QBT・TQBT・LLF／）
が１になつたタイミングで「ロウ」にセツトさ
れる信号（RF）を発生するように構成した第
２のゲート及びラツチ手段とから成り、 前期信号（RF）を回復されたクロツク信号と
する、デジタル・データ通信システムにおけるク
ロツク信号の回復回路。 技術分野 この発明は、デイジタル・データ送信システム
に関し、特に直列デイジタル・データ流からのク
ロツク信号を回復する回路及びその方法に関し、
その後、受信機がそのタイミング信号を受信デー
タ流のデコード及びデシリアライズ
（deserialize）のために使用しようとする方式に
関する。 背景技術 直列デイジタル・データを送信する場合には、
受信機又は受信端末機側で受信した直列デイジタ
ル・データのコーデイングの同期をとるために、
データ・パルスに加えて一連のクロツク・パルス
を供給する必要がある。既に公知の通信方式で
は、この目的のために１本はデータ信号用、他方
はクロツク信号用の２つの送信ライン若しくは通
路又は２つのチヤンネルが要求されていた。この
二重送信路（又は２チヤンネル）の必要性を避け
るために、クロツク信号とデータ信号の組合わせ
の結果得られた自己クロツキング・コードが開発
された。マンチエスタ・コードもそのような自己
クロツキング・コードの１つである。マンチエス
タ・エンコーダはクロツクとデータとを受信して
それらを単一の出力に組合わせ、１本の送信ライ
ンを通して受信端末機に送信することができるよ
うにする。自己クロツキング・データ（すなわ
ち、直列デイジタル・データ流）が受信端末機に
到着したときに、デコーダで処理されて、入力し
た自己クロツキング・コードからデータとクロツ
クの両方に抽出され、分離される。 先行技術のクロツク回復回路は一般に直列デイ
ジタル・データ流をクロツク出力を発生するアン
ド・ゲート又はナンド・ゲートに導く方式に形成
され、セツトのための条件がなくなつたときに出
力はリセツトされる。 米国特許第4185273号は遅延線、アンド、ナン
ド及びノア・ゲートの組合せからなり、マンチエ
スタ符号化信号からクロツク信号を回復する回路
を開示している。このクロツク回復回路から生ず
る問題は、該ロジツク・ゲートの動作がタツプご
とに変化する遅延線によつて生ずる位相変化、デ
ータ・ビツト歪及び生入力直列デイジタル・デー
タ流の高又は低（ハイ又はロー）時間のデータ・
ビツト・スキユー（skew）などに敏感であると
いうことであり、それはこの動作を誤りの方に導
くであろう。 発明の開示 この発明の目的は、直列データ流のデータ・ビ
ツト信号間の位相変化にあまり敏感でなく、高速
なクロツク回復分解能を提供するように成した直
列デイジタル・データ流からクロツク信号を回復
する回路及び方法を提供することがある。 この発明は、規定したビツト時間を持つ直列デ
ータ流を受信するように成した入力端子を持ち、
前記直列データ流がデータ信号とクロツク信号の
合成的組合わせから成るものに適用しうるクロツ
ク回復回路であつて、前記直列データ流を1/4ビ
ツト時間だけシフトして第２入力信号を提供する
第１シフト手段と、前記直列データ流を3/4ビツ
ト時間だけシフトして第３入力信号を提供する第
２シフト手段と、前記第２入力信号と前記第３入
力信号の遷移を検出して該検出された遷移の各々
で生じた遷移を持つ出力信号を供給する遷移検出
手段とを持ち、前記出力信号は前記直列データ流
から回復したクロツク信号である如く構成したク
ロツク回復回路を提供する。 この発明は、他の面から見ると、規定されたビ
ツト時間を有し、データ信号とクロツク信号の合
成的組合わせである入力した直列データ流から前
記クロツク信号を回復する方法であつて、前記直
列データ流を1/4ビツト時間だけシフトして第２
入力信号を供給し、前記直列データ流を3/4ビツ
ト時間だけシフトして第３入力信号を供給し、前
記第２入力信号と前記第３入力信号の遷移を検出
して該検出された遷移の各々で発生した遷移を有
する出力信号を供給する各工程から成り、該出力
信号が前記直列データ流から回復したクロツク信
号となる如く構成したクロツク信号回復方法を提
供する。 好ましくは、前記遷移検出手段はラツチ回路を
含む。該ラツチをセツトするためには特有の条件
の組合せが要求され、該ラツチをリセツトするた
めにはほかの条件の組合わせが要求されて対称す
る回復クロツクを発生する。
次に、下記添付図面を参照してこの発明の好ま
しい実施例を説明する。 第１図は、この発明のクロツク回復回路のブロ
ツク図である。第２図は、この発明のクロツク回
復回路に利用される最終低周波発生回路の好まし
い実施例のロジツク図である。第３図は、この発
明のクロツク回復回路に入力され、又は発生した
特定の信号のタイミング図である。第４図は、ラ
ツチ・トリガ・ロジツクとラツチ回路の好ましい
実施例のロジツク図である。 発明を実施するための最良の形態 この発明によるクロツク回復回路は第１図にブ
ロツク図形式で表わされている。クロツク信号
RFはラツチ１の出力として直列デイジタル・デ
ータ流から回復される。 受信機内には、この発明のクロツク回復回路内
に含まれており３つのデイジタル信号とそれら
夫々の補数（又はバー）信号を発生する信号発生
器４があり、それらデイジタル信号はデータ信号
とクロツク信号とを組合わせた生直列データ入力
信号から派生される。該デイジタル信号は、公知
の再生技術を使用して復調され、整形された生直
列データ入力信号の復調整形版であるビツト直列
データ信号（BSD）BSDから1/4ビツト時間だけ
遅延した遅延BSD版である1/4ビツト時間信号
（QBT）と、BSDを3/4ビツト時間だけ遅延した
遅延版である3/4ビツト時間信号（TQBT）と、
夫夫の補数又は反転信号，，
（この反転信号は、ここではスラツシユ“／”を
伴う信号の指定、例えばBSD′，QBT′，
TQBT′によつても表示される）とを含んで構成
される。デイジタル信号と夫々の補数信号との発
生技術は公知であるから、信号発生器４の詳細に
ついては、ここではこれ以上説明しない。高速動
作を達成するために（すなわち、二重周波数エン
コーデイングのため、15nsの位のパルス幅を発生
することができる24MHzの位のデータ速度）、
夫々の補数信号はクロツクのグリツチ（glitch）
を避けるために時間的に対称でなければならな
い。すなわち、信号QBTが“ハイ”になり始め
たとき、信号は約1ns以内、すなわち１ゲー
ト遅延より短い時間内に“ロー”になり始める。
同様な対称性が反対方向の信号及び
にも適用される。デイジタル信号BSD，，
QBT，，TQBT，は回復したクロツ
ク信号の補数RFx′と共に最終低周波（last low
frequency：LLF）発生器３に入力される。LLF
発生器３の出力は最終低周波（LLF）信号とそ
の補数信号とである。LLF信号は、その状
態の変化によつて、ビツト時間内にBSD信号の
低周波部分が発生したときを表示する。LLF発
生器３の動作を以下詳細に説明する。LLF信号
は、又マンチエスタ・コード又は二相コード
（diphase code）のどちらかで符号化された入力
直列デイジタル・データ流のためにも適用可能で
あり、それのデコーデイングを容易にする。それ
に適用する際には、LLF信号を受信サブシステ
ム内のデータ回復回路（図示していない）に送信
してデータを回復させるようにすることができ
る。ラツチ１はラツチ・トリガ・ロジツク２の出
力によつつてセツト又はリセツトされる。デイジ
タル信号QBT，，TQBT，はラツ
チ・トリガ・ロジツク２によつて信号LLF及び
LLFと回復されたクロツクの補数RFx′と共に組
合わされ、ラツチ１のセツト及びリセツト信号を
発生する。ラツチ・トリガ・ロジツク２の動作は
以下詳細に説明する。 LLF信号は最終低周波発生器３から派出され、
第２図及び第３図に従つて説明する最終低周波発
生器３は回復クロツクRFが論理“１”（ハイ）の
ときに、信号BSD及びと、信号QBT及び
TQBTとそれらの補数信号とを同時に組合わせ
る。好ましい実施例の最終低周波発生器３は第２
図に表わしてある。LLFラツチ３１は下記の方
程式によつてセツト及びリセツトされる。すなわ
ち、 LLF＝RFx′（BSD QBT TQBT） ＝RFx′（ ） 信号BSD，QBTが論理“１”（ハイ）であり、
RFx′が論理“０”（ロー）のとには、ノア・ゲー
ト３２の出力は論理“０”（ロー）である。イン
バータ３３のノア・ゲート３２の出力を反転し
て、ノア・ゲート３４に対して論理“１”の入力
を供給する。信号が“ハイ”であり、ノ
アゲート３４の出力が“ロー”のときには、
LLFラツチ３１はリセツトである。すなわち、
LLF′が“ハイ”であるため、LLF＝０である。
同時にノア・ゲート３６に対する入力及び
BSDが“ロー”であり、信号RFx′がまだ“ロー”
であるから、その結果ノア・ゲート３６の出力は
論理“１”になり、それ故インバータ３７の出力
及びノア・ゲート３８の入力は“ロー”である。
TQBTが“ロー”であり、が“ハイ”で
あるから、ノア・ゲート３８から出力“ロー”を
発生する。この状態は第３図の時間T1の直前に
表わしている。時間T1では、TQBTが“ハイ”
になり、が“ロー”になる。これは、そ
の結果、ノア・ゲート３８の出力を“ハイ”にし
て、LLF′を“ロー”にし、LLFを“ハイ”にす
る。そのようにしてLLFラツチ３１はセツトさ
れる。以上説明した状態から見られるように、ノ
ア・ゲート３２，３４はインバータ３３と共に、
LLFラツチ３１をセツトするためのTQBT，
QBT，BSD信号に対する合成的なアンド作用を
行い、ノア・ゲート３６，３８はインバータ３７
と共に、LLFラツチ３１をリセツトするための
信号，，に対するアンド作用を
与える。LLFラツチ３１のセツトとリセツトと
は上記方程式に従つて実行され、その状態は第３
図に見られるように、各別の時間T1乃至T6にお
いて満足する。 第３図の波形を検査すると、BSDの波形はビ
ツト時間１、４、５、７、９、10中において低周
波状態になるということを表わしている。この低
周波は、そのビツト期間中の3/4ビツト時までに
BSD信号の状態が変化しなかつたときに生じる
ということができる。従つて、LLFの遷移はそ
れに対応するビツト時間中に発生する。これら時
間T1，T2，T3，T4，T5，T6におけるLLFの波
形によつて表わされ、上記方程式と一致する。
LLFの状態が変化するごとに、現ビツト時間中
に低周波のデータが発生したということを表示
し、LLF信号はそのビツト時間内の3/4時間の点
で遷移する。 次に、ラツチ１及びラツチ・トリガ・ロジツク
２を第３図及び第４図に従つて説明する。この好
ましい実施例のラツチ１及びラツチ・トリガ・ロ
ジツク２は第４図に表わしてある。ラツチ１は交
差接続構造のノア・ゲート１１，１２から成るＲ
−Ｓラツチである。ノア・ゲート１１の出力はイ
ンバータ１３によつて反転され、該インバータ１
３の出力は回復クロツク信号RFである。ノア・
ゲート１２の出力はノア・ゲート１４を通して供
給され、ノア・ゲート１４の出力は反転された回
復クロツク信号RFx′である。そのＸはRFクロツ
ク信号からわずか遅延することを表わす。ノア・
ゲート１４に対するリセツト入力“リセツト”
（RESET）は通常の動作中では“ロー”（論理
０）であり、通常のクロツク回復作用のために、
ノア・ゲート１４を可能化する。 ラツチ・トリガ・ロジツク２はノア・ゲート２
１乃至２６から成る。ノアゲート２１，２２の出
力はラツチ１のセツト信号を与えるためにノア・
ゲート１１の入力に接続される。ノア・ゲート２
３，２４，２５，２６の出力はラツチ１対するリ
セツト入力を供給するためにノア・ゲート１２に
接続される。ラツチ１はノア・ゲート２１乃至２
４によつて組合わされる信号LLF，QBT，
TQBT及びそれらの反転信号でセツトされ、リ
セツトされる。信号RFが“ハイ”の場合に信号
LLFの状態の変化がRFを“ロー”にする。この
作用はノア・ゲート２５，２６によつて達成され
る。 ラツチ１のセツト及びリセツトは表１に述べら
れている方程式に従つて、ノア・ゲート２１乃至
２６で行われる。
しい実施例を説明する。 第１図は、この発明のクロツク回復回路のブロ
ツク図である。第２図は、この発明のクロツク回
復回路に利用される最終低周波発生回路の好まし
い実施例のロジツク図である。第３図は、この発
明のクロツク回復回路に入力され、又は発生した
特定の信号のタイミング図である。第４図は、ラ
ツチ・トリガ・ロジツクとラツチ回路の好ましい
実施例のロジツク図である。 発明を実施するための最良の形態 この発明によるクロツク回復回路は第１図にブ
ロツク図形式で表わされている。クロツク信号
RFはラツチ１の出力として直列デイジタル・デ
ータ流から回復される。 受信機内には、この発明のクロツク回復回路内
に含まれており３つのデイジタル信号とそれら
夫々の補数（又はバー）信号を発生する信号発生
器４があり、それらデイジタル信号はデータ信号
とクロツク信号とを組合わせた生直列データ入力
信号から派生される。該デイジタル信号は、公知
の再生技術を使用して復調され、整形された生直
列データ入力信号の復調整形版であるビツト直列
データ信号（BSD）BSDから1/4ビツト時間だけ
遅延した遅延BSD版である1/4ビツト時間信号
（QBT）と、BSDを3/4ビツト時間だけ遅延した
遅延版である3/4ビツト時間信号（TQBT）と、
夫夫の補数又は反転信号，，
（この反転信号は、ここではスラツシユ“／”を
伴う信号の指定、例えばBSD′，QBT′，
TQBT′によつても表示される）とを含んで構成
される。デイジタル信号と夫々の補数信号との発
生技術は公知であるから、信号発生器４の詳細に
ついては、ここではこれ以上説明しない。高速動
作を達成するために（すなわち、二重周波数エン
コーデイングのため、15nsの位のパルス幅を発生
することができる24MHzの位のデータ速度）、
夫々の補数信号はクロツクのグリツチ（glitch）
を避けるために時間的に対称でなければならな
い。すなわち、信号QBTが“ハイ”になり始め
たとき、信号は約1ns以内、すなわち１ゲー
ト遅延より短い時間内に“ロー”になり始める。
同様な対称性が反対方向の信号及び
にも適用される。デイジタル信号BSD，，
QBT，，TQBT，は回復したクロツ
ク信号の補数RFx′と共に最終低周波（last low
frequency：LLF）発生器３に入力される。LLF
発生器３の出力は最終低周波（LLF）信号とそ
の補数信号とである。LLF信号は、その状
態の変化によつて、ビツト時間内にBSD信号の
低周波部分が発生したときを表示する。LLF発
生器３の動作を以下詳細に説明する。LLF信号
は、又マンチエスタ・コード又は二相コード
（diphase code）のどちらかで符号化された入力
直列デイジタル・データ流のためにも適用可能で
あり、それのデコーデイングを容易にする。それ
に適用する際には、LLF信号を受信サブシステ
ム内のデータ回復回路（図示していない）に送信
してデータを回復させるようにすることができ
る。ラツチ１はラツチ・トリガ・ロジツク２の出
力によつつてセツト又はリセツトされる。デイジ
タル信号QBT，，TQBT，はラツ
チ・トリガ・ロジツク２によつて信号LLF及び
LLFと回復されたクロツクの補数RFx′と共に組
合わされ、ラツチ１のセツト及びリセツト信号を
発生する。ラツチ・トリガ・ロジツク２の動作は
以下詳細に説明する。 LLF信号は最終低周波発生器３から派出され、
第２図及び第３図に従つて説明する最終低周波発
生器３は回復クロツクRFが論理“１”（ハイ）の
ときに、信号BSD及びと、信号QBT及び
TQBTとそれらの補数信号とを同時に組合わせ
る。好ましい実施例の最終低周波発生器３は第２
図に表わしてある。LLFラツチ３１は下記の方
程式によつてセツト及びリセツトされる。すなわ
ち、 LLF＝RFx′（BSD QBT TQBT） ＝RFx′（ ） 信号BSD，QBTが論理“１”（ハイ）であり、
RFx′が論理“０”（ロー）のとには、ノア・ゲー
ト３２の出力は論理“０”（ロー）である。イン
バータ３３のノア・ゲート３２の出力を反転し
て、ノア・ゲート３４に対して論理“１”の入力
を供給する。信号が“ハイ”であり、ノ
アゲート３４の出力が“ロー”のときには、
LLFラツチ３１はリセツトである。すなわち、
LLF′が“ハイ”であるため、LLF＝０である。
同時にノア・ゲート３６に対する入力及び
BSDが“ロー”であり、信号RFx′がまだ“ロー”
であるから、その結果ノア・ゲート３６の出力は
論理“１”になり、それ故インバータ３７の出力
及びノア・ゲート３８の入力は“ロー”である。
TQBTが“ロー”であり、が“ハイ”で
あるから、ノア・ゲート３８から出力“ロー”を
発生する。この状態は第３図の時間T1の直前に
表わしている。時間T1では、TQBTが“ハイ”
になり、が“ロー”になる。これは、そ
の結果、ノア・ゲート３８の出力を“ハイ”にし
て、LLF′を“ロー”にし、LLFを“ハイ”にす
る。そのようにしてLLFラツチ３１はセツトさ
れる。以上説明した状態から見られるように、ノ
ア・ゲート３２，３４はインバータ３３と共に、
LLFラツチ３１をセツトするためのTQBT，
QBT，BSD信号に対する合成的なアンド作用を
行い、ノア・ゲート３６，３８はインバータ３７
と共に、LLFラツチ３１をリセツトするための
信号，，に対するアンド作用を
与える。LLFラツチ３１のセツトとリセツトと
は上記方程式に従つて実行され、その状態は第３
図に見られるように、各別の時間T1乃至T6にお
いて満足する。 第３図の波形を検査すると、BSDの波形はビ
ツト時間１、４、５、７、９、10中において低周
波状態になるということを表わしている。この低
周波は、そのビツト期間中の3/4ビツト時までに
BSD信号の状態が変化しなかつたときに生じる
ということができる。従つて、LLFの遷移はそ
れに対応するビツト時間中に発生する。これら時
間T1，T2，T3，T4，T5，T6におけるLLFの波
形によつて表わされ、上記方程式と一致する。
LLFの状態が変化するごとに、現ビツト時間中
に低周波のデータが発生したということを表示
し、LLF信号はそのビツト時間内の3/4時間の点
で遷移する。 次に、ラツチ１及びラツチ・トリガ・ロジツク
２を第３図及び第４図に従つて説明する。この好
ましい実施例のラツチ１及びラツチ・トリガ・ロ
ジツク２は第４図に表わしてある。ラツチ１は交
差接続構造のノア・ゲート１１，１２から成るＲ
−Ｓラツチである。ノア・ゲート１１の出力はイ
ンバータ１３によつて反転され、該インバータ１
３の出力は回復クロツク信号RFである。ノア・
ゲート１２の出力はノア・ゲート１４を通して供
給され、ノア・ゲート１４の出力は反転された回
復クロツク信号RFx′である。そのＸはRFクロツ
ク信号からわずか遅延することを表わす。ノア・
ゲート１４に対するリセツト入力“リセツト”
（RESET）は通常の動作中では“ロー”（論理
０）であり、通常のクロツク回復作用のために、
ノア・ゲート１４を可能化する。 ラツチ・トリガ・ロジツク２はノア・ゲート２
１乃至２６から成る。ノアゲート２１，２２の出
力はラツチ１のセツト信号を与えるためにノア・
ゲート１１の入力に接続される。ノア・ゲート２
３，２４，２５，２６の出力はラツチ１対するリ
セツト入力を供給するためにノア・ゲート１２に
接続される。ラツチ１はノア・ゲート２１乃至２
４によつて組合わされる信号LLF，QBT，
TQBT及びそれらの反転信号でセツトされ、リ
セツトされる。信号RFが“ハイ”の場合に信号
LLFの状態の変化がRFを“ロー”にする。この
作用はノア・ゲート２５，２６によつて達成され
る。 ラツチ１のセツト及びリセツトは表１に述べら
れている方程式に従つて、ノア・ゲート２１乃至
２６で行われる。
【表】
表１は第３図に表わされている時間発生時点
TA乃至TIにおけるセツト−リセツトの条件の組
合せのすべてを相関する。例えば、表１の方程式
１は、QBTが“ハイ”、TQBT及びLLFが“ロ
ー”であるときに、RF信号は“ハイ”になる
（すなわち、ラツチ１はセツトされる）というこ
とを明らかにする。第３図において、時間TAの
直前のTA′においては、信号QBT，TQBT，
LLFが“ロー”であつて、“ロー”のRFを発生す
る。時間TAでは、QBTが“ハイ”となつて、
RFは“ハイ”となる。同様に、表１の方程式と
時間TB乃至TIにおける信号の状態とを関連付け
ることにより、第３図の波形を検査することがで
きる。更に、時間が明記されていないTH及びTI
間では、ラツチ１のセツト及びリセツトは上記表
１の方程式の１つと関連付けることができる。 第３図の波形を更に検査すると、この発明によ
る回復クロツク信号の発生に利用される1/4ビツ
ト時間遅延及び3/4ビツト時間遅延のために、直
列デイジタル・データ入力に許されうる最大量の
ビツト歪はビツト時間の＋25％乃至−25％の範囲
内にあるということが明らかとなつたであろう。
以上の説明は特にマンチエスタ符号化データにつ
いて行なわれたが、この発明による回路なマンチ
エスタ及び二重位相符号化データ流を含み、二重
周波数符号化データ流にも適用可能であるという
ことは当業者の認めるところである。 以上の説明はこの発明の好ましい実施例と考え
られるものについて行われたものであるが、この
発明の範囲から離れることなく、多くの変化・変
更を成しうることは明らかである。ここに添付し
た請求の範囲の記載の変化・変更のすべてはその
ようなこの発明の範囲内におけるものであること
は明らかである。
TA乃至TIにおけるセツト−リセツトの条件の組
合せのすべてを相関する。例えば、表１の方程式
１は、QBTが“ハイ”、TQBT及びLLFが“ロ
ー”であるときに、RF信号は“ハイ”になる
（すなわち、ラツチ１はセツトされる）というこ
とを明らかにする。第３図において、時間TAの
直前のTA′においては、信号QBT，TQBT，
LLFが“ロー”であつて、“ロー”のRFを発生す
る。時間TAでは、QBTが“ハイ”となつて、
RFは“ハイ”となる。同様に、表１の方程式と
時間TB乃至TIにおける信号の状態とを関連付け
ることにより、第３図の波形を検査することがで
きる。更に、時間が明記されていないTH及びTI
間では、ラツチ１のセツト及びリセツトは上記表
１の方程式の１つと関連付けることができる。 第３図の波形を更に検査すると、この発明によ
る回復クロツク信号の発生に利用される1/4ビツ
ト時間遅延及び3/4ビツト時間遅延のために、直
列デイジタル・データ入力に許されうる最大量の
ビツト歪はビツト時間の＋25％乃至−25％の範囲
内にあるということが明らかとなつたであろう。
以上の説明は特にマンチエスタ符号化データにつ
いて行なわれたが、この発明による回路なマンチ
エスタ及び二重位相符号化データ流を含み、二重
周波数符号化データ流にも適用可能であるという
ことは当業者の認めるところである。 以上の説明はこの発明の好ましい実施例と考え
られるものについて行われたものであるが、この
発明の範囲から離れることなく、多くの変化・変
更を成しうることは明らかである。ここに添付し
た請求の範囲の記載の変化・変更のすべてはその
ようなこの発明の範囲内におけるものであること
は明らかである。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/217,339 US4355398A (en) | 1980-12-17 | 1980-12-17 | Real time clock recovery circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57501988A JPS57501988A (ja) | 1982-11-04 |
| JPH0357664B2 true JPH0357664B2 (ja) | 1991-09-02 |
Family
ID=22810643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57500397A Expired - Lifetime JPH0357664B2 (ja) | 1980-12-17 | 1981-12-15 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4355398A (ja) |
| EP (1) | EP0066620B1 (ja) |
| JP (1) | JPH0357664B2 (ja) |
| CA (1) | CA1161518A (ja) |
| WO (1) | WO1982002130A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805197A (en) * | 1986-12-18 | 1989-02-14 | Lecroy Corporation | Method and apparatus for recovering clock information from a received digital signal and for synchronizing that signal |
| US4864588A (en) * | 1987-02-11 | 1989-09-05 | Hillier Technologies Limited Partnership | Remote control system, components and methods |
| US4780893A (en) * | 1987-04-16 | 1988-10-25 | Harris Corporation | Bit synchronizer |
| SG74622A1 (en) * | 1998-03-31 | 2000-08-22 | Motorola Inc | Clock recovery circuit |
| RU2157593C1 (ru) * | 1999-06-24 | 2000-10-10 | Гармонов Александр Васильевич | Способ слежения за временной задержкой сигнала и устройство для его реализации |
| RU2165129C2 (ru) * | 1999-06-29 | 2001-04-10 | Государственное унитарное предприятие Воронежский научно-исследовательский институт связи | Устройство поиска широкополосных сигналов по задержке |
| RU2166230C1 (ru) * | 2000-01-10 | 2001-04-27 | Государственное унитарное предприятие Воронежский научно-исследовательский институт связи | Устройство поиска широкополосных сигналов по задержке |
| US6552619B2 (en) | 2001-02-05 | 2003-04-22 | Pmc Sierra, Inc. | Multi-channel clock recovery circuit |
| RU2207721C2 (ru) * | 2001-06-18 | 2003-06-27 | Федеральное Государственное унитарное предприятие Воронежский научно-исследовательский институт связи | Устройство поиска по задержке сигналов со скачкообразным изменением частоты |
| RU2667483C2 (ru) * | 2016-11-28 | 2018-09-20 | Акционерное общество "Концерн "Созвездие" | Способ высокоточного слежения за временной задержкой широкополосного сигнала и устройство для его реализации |
| RU2762244C1 (ru) * | 2021-05-04 | 2021-12-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования ФГБОУ ВО «Пензенский государственный университет» | Устройство приёма информации вычислительной сети на шумоподобном сигнале |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3235855A (en) * | 1961-10-02 | 1966-02-15 | Honeywell Inc | Binary magnetic recording apparatus |
| US3271750A (en) * | 1962-12-13 | 1966-09-06 | Ibm | Binary data detecting system |
| US3867331A (en) * | 1973-08-29 | 1975-02-18 | Goodrich Co B F | Process for making emulsion polymerized preplasticized vinyl resins |
| US4185273A (en) * | 1977-07-27 | 1980-01-22 | The United States Of America As Represented By The Secretary Of The Navy | Data rate adaptive control device for Manchester code decoders |
| JPS5916562B2 (ja) * | 1978-05-23 | 1984-04-16 | 日本ゼオン株式会社 | 塩化ビニルの重合方法 |
| US4313206A (en) * | 1979-10-19 | 1982-01-26 | Burroughs Corporation | Clock derivation circuit for double frequency encoded serial digital data |
| US4320525A (en) * | 1979-10-29 | 1982-03-16 | Burroughs Corporation | Self synchronizing clock derivation circuit for double frequency encoded digital data |
-
1980
- 1980-12-17 US US06/217,339 patent/US4355398A/en not_active Expired - Lifetime
-
1981
- 1981-12-07 CA CA000391588A patent/CA1161518A/en not_active Expired
- 1981-12-15 EP EP82900433A patent/EP0066620B1/en not_active Expired
- 1981-12-15 JP JP57500397A patent/JPH0357664B2/ja not_active Expired - Lifetime
- 1981-12-15 WO PCT/US1981/001666 patent/WO1982002130A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0066620A1 (en) | 1982-12-15 |
| CA1161518A (en) | 1984-01-31 |
| EP0066620A4 (en) | 1983-02-14 |
| US4355398A (en) | 1982-10-19 |
| WO1982002130A1 (en) | 1982-06-24 |
| JPS57501988A (ja) | 1982-11-04 |
| EP0066620B1 (en) | 1985-03-13 |
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