JPH0357705B2 - - Google Patents
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- JPH0357705B2 JPH0357705B2 JP15748486A JP15748486A JPH0357705B2 JP H0357705 B2 JPH0357705 B2 JP H0357705B2 JP 15748486 A JP15748486 A JP 15748486A JP 15748486 A JP15748486 A JP 15748486A JP H0357705 B2 JPH0357705 B2 JP H0357705B2
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- Japan
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- switching element
- auxiliary
- circuit
- winding
- main switching
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- 238000004804 winding Methods 0.000 claims description 36
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 13
- 230000005284 excitation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005347 demagnetization Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は入力電源電圧圧の変化に対応して、出
力を一定に保持するいわゆるホワード型コンバー
タにおいて、主開閉素子のオフ時の印加電圧を有
効に抑制することにより、その導通時比率を80％
近くまで拡大することを可能にし、これにより、
入力変動範囲を従来のものより２倍以上許容でき
るDC・DCコンバータに関するものである。
力を一定に保持するいわゆるホワード型コンバー
タにおいて、主開閉素子のオフ時の印加電圧を有
効に抑制することにより、その導通時比率を80％
近くまで拡大することを可能にし、これにより、
入力変動範囲を従来のものより２倍以上許容でき
るDC・DCコンバータに関するものである。
「従来の技術」
従来のホワード型コンバータにおいて、主開閉
素子のオフ時の電圧抑制回路（以下クランプ回路
という）には第６図と第８図に示す２種類があつ
た。そして各々の回路の主開閉素子１の動作波形
図が第７図と第９図に示され、T1−T2は導通時
間、T1−T3は周期であつて、（T1−T2）／（T1
−T3）は時比率である。電圧（Vq）は主開閉素
子１の印加であり、電圧（Vq−Vi）がリセツト
時の変圧器２への印加電圧であり、T1−T2間に
変圧器２に加えられた電圧時間積はT2−T3間に
おいて等量がリセツトされ、この斜視部分Ａ，Ｂ
はいかなる時も等量である。
素子のオフ時の電圧抑制回路（以下クランプ回路
という）には第６図と第８図に示す２種類があつ
た。そして各々の回路の主開閉素子１の動作波形
図が第７図と第９図に示され、T1−T2は導通時
間、T1−T3は周期であつて、（T1−T2）／（T1
−T3）は時比率である。電圧（Vq）は主開閉素
子１の印加であり、電圧（Vq−Vi）がリセツト
時の変圧器２への印加電圧であり、T1−T2間に
変圧器２に加えられた電圧時間積はT2−T3間に
おいて等量がリセツトされ、この斜視部分Ａ，Ｂ
はいかなる時も等量である。
第６図の回路においては、ダイオード３、コン
デンサ４、抵抗５によつてその印加電圧Vqは抑
制されるとともに、変圧器２の１次巻線６にT1
−T2期間に蓄えられた励磁エネルギはこの抵抗
５のよつて消耗される。このとき下式が成立す
る。
デンサ４、抵抗５によつてその印加電圧Vqは抑
制されるとともに、変圧器２の１次巻線６にT1
−T2期間に蓄えられた励磁エネルギはこの抵抗
５のよつて消耗される。このとき下式が成立す
る。
１／２Ls（Iq）2＋１／２Lφ（Iφ）2＝（Vc）2／Ｒ
………(1) この(1)式において、1/2Ls（Iq）2の項は１次巻線
６のストレイインダクタンス７に負荷相当の電流
（Iq）によつて蓄えられる電磁エネルギであり、
また1/2Lφ（Iφ）2の項は励磁回路中に蓄えられる
電磁エネルギであり、これは主開閉素子１の遮断
後、抵抗５によつて消耗されるが、この(1)式が成
立するまで、コンデンサ４は充電され、このとき
の電圧Vcはまた主開閉素子１のドレン、ソース
間電圧（Vq）の最高クランプ電圧を決定するも
のである。
………(1) この(1)式において、1/2Ls（Iq）2の項は１次巻線
６のストレイインダクタンス７に負荷相当の電流
（Iq）によつて蓄えられる電磁エネルギであり、
また1/2Lφ（Iφ）2の項は励磁回路中に蓄えられる
電磁エネルギであり、これは主開閉素子１の遮断
後、抵抗５によつて消耗されるが、この(1)式が成
立するまで、コンデンサ４は充電され、このとき
の電圧Vcはまた主開閉素子１のドレン、ソース
間電圧（Vq）の最高クランプ電圧を決定するも
のである。
第８図の回路においては、変圧器２にさらに補
助巻線８を巻回し、一端は入力電源９の正側に、
他端は逆方向のダイオード１０を介して負側に結
合したものである。
助巻線８を巻回し、一端は入力電源９の正側に、
他端は逆方向のダイオード１０を介して負側に結
合したものである。
「発明が解決しようとする問題点」
第６図の回路は時比率を50％以上に高めること
が可能であり、回路も簡単であるという特徴を有
するが、クランプ電圧Vqは入力電圧（Vi）に比
して甚しく大きくなることと、抵抗５部分による
電力損失が大きいという問題があるため、通常小
電力の電源にのみ利用されていた。
が可能であり、回路も簡単であるという特徴を有
するが、クランプ電圧Vqは入力電圧（Vi）に比
して甚しく大きくなることと、抵抗５部分による
電力損失が大きいという問題があるため、通常小
電力の電源にのみ利用されていた。
第８図の回路はクランプ電圧（Vq）が入力電
圧（Vi）の２倍に制限され、また変圧器２の１
次巻線６に蓄えられた電磁エネルギは負電側に返
還される等の長所もあるが、時比率を50％以上に
するとリセツト不足となりT1−T2時に大きな飽
和電流が流れるので、安全のため通常、時比率は
最高45％以下に制限することが必要であるという
問題があつた。そしてこれは通常中電力の電源に
利用されていた。
圧（Vi）の２倍に制限され、また変圧器２の１
次巻線６に蓄えられた電磁エネルギは負電側に返
還される等の長所もあるが、時比率を50％以上に
するとリセツト不足となりT1−T2時に大きな飽
和電流が流れるので、安全のため通常、時比率は
最高45％以下に制限することが必要であるという
問題があつた。そしてこれは通常中電力の電源に
利用されていた。
以上の理由から第６図と第８図の回路は入力電
圧変動範囲も電源許容量も制約されていたもので
ある。
圧変動範囲も電源許容量も制約されていたもので
ある。
「問題点を解決するための手段」
本発明は上述のような問題点を解決するために
なされたもので、入力側電源を変圧器の１次巻線
と主開閉素子との直列回路に接続し、前記変圧器
の２次巻線に整流回路と波回路を介して出力端
子を結合し、この出力端子に結合された検出増幅
回路によつて前記主開閉素子の導通角を制御する
ようにしたホワード型コンバータにおいて、前記
主開閉素子の両端に、ダイオードとコンデンサの
直列回路を結合し、前記変圧器に、前記１次巻線
同一巻回数を有する補助巻線を設け、この補助巻
線に補助開閉素子を直列に結合し、この補助巻線
と補助開閉素子との直列回路の一端を入力電源側
の一端に、他端を前記ダイオードとコンデンサの
中点に結合してなり、前記補助開閉素子のオン、
オフ期間は主開閉素子のオン、オフ期間と同期
し、かつ逆になるように動作させるようにしたも
のである。
なされたもので、入力側電源を変圧器の１次巻線
と主開閉素子との直列回路に接続し、前記変圧器
の２次巻線に整流回路と波回路を介して出力端
子を結合し、この出力端子に結合された検出増幅
回路によつて前記主開閉素子の導通角を制御する
ようにしたホワード型コンバータにおいて、前記
主開閉素子の両端に、ダイオードとコンデンサの
直列回路を結合し、前記変圧器に、前記１次巻線
同一巻回数を有する補助巻線を設け、この補助巻
線に補助開閉素子を直列に結合し、この補助巻線
と補助開閉素子との直列回路の一端を入力電源側
の一端に、他端を前記ダイオードとコンデンサの
中点に結合してなり、前記補助開閉素子のオン、
オフ期間は主開閉素子のオン、オフ期間と同期
し、かつ逆になるように動作させるようにしたも
のである。
「作用」
補助開閉素子と主開閉素子が互いにオン、オフ
期間が逆で、かつ同期するようにしたので、リセ
ツト時の開閉素子の印加電圧を入力電圧に関係な
く矩形とし、その最高値を抑制し、かつ主開閉素
子の時比率の制限を解除し、安全に入力電圧の広
範囲の変化に対応するものである。
期間が逆で、かつ同期するようにしたので、リセ
ツト時の開閉素子の印加電圧を入力電圧に関係な
く矩形とし、その最高値を抑制し、かつ主開閉素
子の時比率の制限を解除し、安全に入力電圧の広
範囲の変化に対応するものである。
「実施例」
以下、本発明の一実施例を図面に基づいて説明
する。
する。
第１図において、１１は直流入力電源で、この
入力電源１１は、変圧器１２の１次巻線１３と主
開閉素子としてのMOS型FET１４の直列回路に
結合し、前記変圧器１２の２次巻線１５は２個の
ダイオード１６，１７からなる整流回路と、イン
ダクタ１８とコンデンサ１９からなる平滑波回
路を介して出力端子２１，２１に結合され、この
出力端子２０，２１は、絶縁用ホトカプラ２３、
シヤントレギユレータ２４、検出増幅回路２５を
介して前記主FET１４のゲートに結合されて、
いわゆるホワード型コンバータが構成されてい
る。
入力電源１１は、変圧器１２の１次巻線１３と主
開閉素子としてのMOS型FET１４の直列回路に
結合し、前記変圧器１２の２次巻線１５は２個の
ダイオード１６，１７からなる整流回路と、イン
ダクタ１８とコンデンサ１９からなる平滑波回
路を介して出力端子２１，２１に結合され、この
出力端子２０，２１は、絶縁用ホトカプラ２３、
シヤントレギユレータ２４、検出増幅回路２５を
介して前記主FET１４のゲートに結合されて、
いわゆるホワード型コンバータが構成されてい
る。
以上のようなホワード型コンバータにおいて、
前記主FET１４のドレン、ソース間に、ダイオ
ード２６とコンデンサ２７の直列回路が結合さ
れ、また、前記変圧器１２に前記１次巻線１３と
同一巻数に補助巻線２８を巻回し、この補助巻線
２８の一端を、前記ダイオード２６とコンデンサ
２７の接続点に、他端を補助開閉素子としての補
助FET２９のドレンに結合する。前記検出増幅
回路２５はMB3759として市販されている電源用
IC３０、前記主FET１４と補助FET２９のオン
時の立上りを遅く、オフ時の立下りを早くするた
めの抵抗、ダイオード、コンデンサからなる時定
数回路３１，３２、トランジスタからなるゲート
回路３３，３４等を具備し、前記一方のゲート回
路３３は主FET１４のゲートに結合され、他方
のゲート回路３４は絶縁用変圧器３５を介して補
助FET２９のゲートに結合されている。
前記主FET１４のドレン、ソース間に、ダイオ
ード２６とコンデンサ２７の直列回路が結合さ
れ、また、前記変圧器１２に前記１次巻線１３と
同一巻数に補助巻線２８を巻回し、この補助巻線
２８の一端を、前記ダイオード２６とコンデンサ
２７の接続点に、他端を補助開閉素子としての補
助FET２９のドレンに結合する。前記検出増幅
回路２５はMB3759として市販されている電源用
IC３０、前記主FET１４と補助FET２９のオン
時の立上りを遅く、オフ時の立下りを早くするた
めの抵抗、ダイオード、コンデンサからなる時定
数回路３１，３２、トランジスタからなるゲート
回路３３，３４等を具備し、前記一方のゲート回
路３３は主FET１４のゲートに結合され、他方
のゲート回路３４は絶縁用変圧器３５を介して補
助FET２９のゲートに結合されている。
つぎに、第２図以下の波形図に基づいてその作
用を説明する。第２図は入力電圧Viが低いとき
の特性を示し、Ａは主FET１４のオン、オフの
タイムチヤート、Ｂは補助FET２９のオン、オ
フのタイムチヤート、Ｃは各部の電圧、電流波形
図である。Ｄは変圧器１２の励磁電流の変化であ
り、このうち（Iq1φ）は１次巻線１３に、（Iq2φ）
は補助巻線２８に流れる電流である。なお、Ｄに
示された振巾はＣに比して拡大して画かれてい
る。第３図は入力電圧Viが高いときの第２図と
同様の特性を示している。
用を説明する。第２図は入力電圧Viが低いとき
の特性を示し、Ａは主FET１４のオン、オフの
タイムチヤート、Ｂは補助FET２９のオン、オ
フのタイムチヤート、Ｃは各部の電圧、電流波形
図である。Ｄは変圧器１２の励磁電流の変化であ
り、このうち（Iq1φ）は１次巻線１３に、（Iq2φ）
は補助巻線２８に流れる電流である。なお、Ｄに
示された振巾はＣに比して拡大して画かれてい
る。第３図は入力電圧Viが高いときの第２図と
同様の特性を示している。
ここで、第２図に示すように、入力電圧Viが
低いときに出力電圧Voを一定に保つためには時
比率（T1−T2）／（T1−T3）は大きく、第３図
に示すように、入力電圧Viが高いときにはこの
逆であることはホワード型コンバータにおいて自
明である。また変圧器１２のオン、オフ時のそれ
ぞれの電圧積も前述のように等量である。すなわ
ち、下式が成立する。
低いときに出力電圧Voを一定に保つためには時
比率（T1−T2）／（T1−T3）は大きく、第３図
に示すように、入力電圧Viが高いときにはこの
逆であることはホワード型コンバータにおいて自
明である。また変圧器１２のオン、オフ時のそれ
ぞれの電圧積も前述のように等量である。すなわ
ち、下式が成立する。
∫T2 T1Vidt＝∫T3 T2（Vq−Vi）dt ………(2)
もし、このとき第１図の点線で示したようなイ
ンピーダンス３６が補助巻線２８と補助FET２
９からなるリセツト回路中に存在すると、第４図
Ｂに示したようにT2−T3の消磁期間（リセツト
期間）、電流IφがT2時の最高からT3時の零までに
達するのに第４図Ａのように電圧（Vq）は高く
ならざるを得ないし、また、そのように、コンデ
ンサ２７の充電電圧（Vc）も最高電圧（Vqm）
に等しくなるまで上昇せざるを得ないものであ
る。実際の回路においては第１図のインピーダン
ス３６は存在しないので、励磁電流を制約するも
のはなく、第２図DIqφ2のように直線的に低下
し、主FET１４の電圧Vqを不必要に高くするこ
とはない。この結果前記(2)式における右辺の
（Vq−Vi）の瞬時値は第４図のように不当に高
くなる必要はなく、必要最低限で足りる。この
（Vq−Vi）の瞬時値は （Vq−Vi）＝Vi（T1−T2）／（T2−T3）……
…(3) で示された矩形となるものである。さらに(3)式に
入力電圧Viを加えたものが第３図におけるVcま
たはVqとなるものである。
ンピーダンス３６が補助巻線２８と補助FET２
９からなるリセツト回路中に存在すると、第４図
Ｂに示したようにT2−T3の消磁期間（リセツト
期間）、電流IφがT2時の最高からT3時の零までに
達するのに第４図Ａのように電圧（Vq）は高く
ならざるを得ないし、また、そのように、コンデ
ンサ２７の充電電圧（Vc）も最高電圧（Vqm）
に等しくなるまで上昇せざるを得ないものであ
る。実際の回路においては第１図のインピーダン
ス３６は存在しないので、励磁電流を制約するも
のはなく、第２図DIqφ2のように直線的に低下
し、主FET１４の電圧Vqを不必要に高くするこ
とはない。この結果前記(2)式における右辺の
（Vq−Vi）の瞬時値は第４図のように不当に高
くなる必要はなく、必要最低限で足りる。この
（Vq−Vi）の瞬時値は （Vq−Vi）＝Vi（T1−T2）／（T2−T3）……
…(3) で示された矩形となるものである。さらに(3)式に
入力電圧Viを加えたものが第３図におけるVcま
たはVqとなるものである。
また、１次巻線１３中に蓄えられる1/2Ls
（Iq）2のエネルギは第２図ＤのT2−T3間に（Iq2
−Iq2φ）となつて電源側に返還されるので、第６
図回路の第７図の特性および(1)式で示したVcま
たはVqmのような高電圧は不必要となり、総ゆ
る負荷の状態に関係なく(3)式の値の矩形波が保持
されるものである。
（Iq）2のエネルギは第２図ＤのT2−T3間に（Iq2
−Iq2φ）となつて電源側に返還されるので、第６
図回路の第７図の特性および(1)式で示したVcま
たはVqmのような高電圧は不必要となり、総ゆ
る負荷の状態に関係なく(3)式の値の矩形波が保持
されるものである。
第３図の特性は入力電圧Viが高い場合である
が、この場合の動作は第２図と同様であり、この
場合も （Vq−Vi）＝Vi（T1−T2）／（T2−T3）……
…(4) となり、(4)式は成立し、第３図のVcまたはVqも
第２図と殆ど同一の値である。
が、この場合の動作は第２図と同様であり、この
場合も （Vq−Vi）＝Vi（T1−T2）／（T2−T3）……
…(4) となり、(4)式は成立し、第３図のVcまたはVqも
第２図と殆ど同一の値である。
実際の動作においても入力電圧Viの相当広範
囲な変化に対して第５図のように電圧Vqは一定
に保持されるものである。
囲な変化に対して第５図のように電圧Vqは一定
に保持されるものである。
なお、第２図、第３図において、主FET１４
と補助FET２９のオン、オフ時の立上りと立下
りが重ならないように時定数回路３１，３２を挿
入した。これは、主FET１４と補助FET２９の
オン時間が重なると１次巻線１３と補助巻線２８
に短絡電流が流れるのでこれを防止するためであ
る。殊に主FET１４のターンオン時に補助FET
２９のターンオフが完了していないと、主FET
１４のターンオン時にダイオード２６の両端に電
圧が発生し、これが電源となつてダイオード２６
のカソード⇒補助巻線２８の巻終り⇒巻始め⇒補
助FET２９⇒１次巻線１３の巻始め⇒巻終り⇒
ダイオード２６のアノードという閉回路間に大き
な循環電流が発生する。そのため、第２図のＢに
おけるタイムラグt1、t2が必須である。
と補助FET２９のオン、オフ時の立上りと立下
りが重ならないように時定数回路３１，３２を挿
入した。これは、主FET１４と補助FET２９の
オン時間が重なると１次巻線１３と補助巻線２８
に短絡電流が流れるのでこれを防止するためであ
る。殊に主FET１４のターンオン時に補助FET
２９のターンオフが完了していないと、主FET
１４のターンオン時にダイオード２６の両端に電
圧が発生し、これが電源となつてダイオード２６
のカソード⇒補助巻線２８の巻終り⇒巻始め⇒補
助FET２９⇒１次巻線１３の巻始め⇒巻終り⇒
ダイオード２６のアノードという閉回路間に大き
な循環電流が発生する。そのため、第２図のＢに
おけるタイムラグt1、t2が必須である。
「発明の効果」
本発明は以上のように構成したので、従来のホ
ワード型コンバータの問題点を解決し、主開閉素
子の電圧、電流の負担を減少して効果的に利用さ
れ、全体としても能率も改良されるものであり実
用に供して効果甚大である。ちなみに、第５図に
示す特性図からも明らかなように従来の回路にお
ける特性に比し、本発明の回路における特性が極
めて有効であることがわかる。
ワード型コンバータの問題点を解決し、主開閉素
子の電圧、電流の負担を減少して効果的に利用さ
れ、全体としても能率も改良されるものであり実
用に供して効果甚大である。ちなみに、第５図に
示す特性図からも明らかなように従来の回路にお
ける特性に比し、本発明の回路における特性が極
めて有効であることがわかる。
第１図は本発明によるDC・DCコンバータの一
実施例を示す電気回路図、第２図は入力電圧が低
い場合の特性図、第３図は入力電圧が高い場合の
特性図、第４図はリセツト回路にインピーダンス
が存在する場合の特性図、第５図は従来の回路と
本発明の回路との特性を比較した波形図、第６図
は従来の回路図、第７図は第６図の特性波形図、
第８図は他の従来の回路図、第９図は第８図の特
性波形図である。 １，１４……主開閉素子、２，１２……変圧
器、３，１０，１６，１７，２６……ダイオー
ド、４，１９，２７……コンデンサ、５……抵
抗、６，１３……１次巻線、７……ストレイイン
ダクタンス、８，２８……補助巻線、９，１１…
…入力電源、１５……２次巻線、１８……インダ
クタ、２０，２１……出力端子、２３……絶縁用
ホトカプラ、２４……シヤントレギユレータ、２
５……検出増幅回路、２９……補助開閉素子、３
０……電源用IC、３１，３２……時定数回路、
３３，３４……ゲート回路、３５……絶縁用変圧
器、３６……インピーダンス。
実施例を示す電気回路図、第２図は入力電圧が低
い場合の特性図、第３図は入力電圧が高い場合の
特性図、第４図はリセツト回路にインピーダンス
が存在する場合の特性図、第５図は従来の回路と
本発明の回路との特性を比較した波形図、第６図
は従来の回路図、第７図は第６図の特性波形図、
第８図は他の従来の回路図、第９図は第８図の特
性波形図である。 １，１４……主開閉素子、２，１２……変圧
器、３，１０，１６，１７，２６……ダイオー
ド、４，１９，２７……コンデンサ、５……抵
抗、６，１３……１次巻線、７……ストレイイン
ダクタンス、８，２８……補助巻線、９，１１…
…入力電源、１５……２次巻線、１８……インダ
クタ、２０，２１……出力端子、２３……絶縁用
ホトカプラ、２４……シヤントレギユレータ、２
５……検出増幅回路、２９……補助開閉素子、３
０……電源用IC、３１，３２……時定数回路、
３３，３４……ゲート回路、３５……絶縁用変圧
器、３６……インピーダンス。
Claims (1)
- 【特許請求の範囲】 １ 入力側電源を変圧器の１次巻線と主開閉素子
との直列回路に接続し、前記変圧器の２次巻線に
整流回路と波回路を介して出力端子を結合し、
この出力端子に結合された検出増幅回路によつて
前記主開閉素子の導通角を制御するようにしたホ
ワード型コンバータにおいて、前記主開閉素子の
両端に、ダイオードとコンデンサの直列回路を結
合し、前記変圧器に、前記１次巻線と同一巻回数
を有する補助巻線を設け、この補助巻線に補助開
閉素子を直列に結合し、この補助巻線と補助開閉
素子との直列回路の一端を入力電源側の一端に、
他端を前記ダイオードとコンデンサの中点に結合
してなり、前記補助開閉素子のオン、オフ期間は
主開閉素子のオン、オフ期間と同期し、かつ逆に
なるように動作させるようにしたことを特徴とす
るDC・DCコンバータ。 ２ 検出増幅回路は補助開閉素子のオフ時の立下
りは主開閉素子のオン時の立上りより少しく早
く、補助開閉素子のオン時の立上りは主開閉素子
のオフ時の立下りより少しく遅く動作するような
時定数回路を具備してなる特許請求の範囲第１項
記載のDC・DCコンバータ。 ３ 主開閉素子と補助開閉素子はそれぞれMOS
型FETからなる特許請求の範囲第１項記載の
DC・DCコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15748486A JPS6315665A (ja) | 1986-07-04 | 1986-07-04 | Ｄｃ・ｄｃコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15748486A JPS6315665A (ja) | 1986-07-04 | 1986-07-04 | Ｄｃ・ｄｃコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315665A JPS6315665A (ja) | 1988-01-22 |
| JPH0357705B2 true JPH0357705B2 (ja) | 1991-09-03 |
Family
ID=15650690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15748486A Granted JPS6315665A (ja) | 1986-07-04 | 1986-07-04 | Ｄｃ・ｄｃコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315665A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0755047B2 (ja) * | 1988-07-22 | 1995-06-07 | アメリカン テレフォン アンド テレグラフ カムパニー | コンバータ回路 |
| US5448467A (en) * | 1992-04-13 | 1995-09-05 | Ferreira; Jan A. | Electrical power converter circuit |
-
1986
- 1986-07-04 JP JP15748486A patent/JPS6315665A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315665A (ja) | 1988-01-22 |
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