JPS6389052A

JPS6389052A - スイツチング電源回路

Info

Publication number: JPS6389052A
Application number: JP23416286A
Authority: JP
Inventors: Isami Norikoshi; 勇美乗越; Hiroshi Takeshita; 紘竹下; Harunobu Hiki; 比企　春信; Shigeo Watanabe; 渡辺　茂夫
Original assignee: Densetsu Co Ltd
Current assignee: Densetsu Co Ltd
Priority date: 1986-10-01
Filing date: 1986-10-01
Publication date: 1988-04-20
Anticipated expiration: 2010-12-18
Also published as: JPH07118916B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明はホワードまたはフライバック式のスイッチング
電源回路に係り、特に開閉素子に付加されるスナバ−に
関するものである。

「従来の技術」一般に、第９図に示すように、直流電源（１）の両端間
に、主変圧器（２）の１次巻線（３）と開閉素子（４）
の直列回路を結合し、前記主変圧器（２）の２次巻線（
５）に、整流器（６）とが波回路（７）を結合し、出力
端子（８）　（！］）に得られた出力電圧を検出増幅回
路（１０）、アイソレータ（１１）を介して前記開閉素
子（４）に加えて時比率を制御するようにしたいわゆる
ホワードまたはフライバック式スイッチング電源回路が
ある。この電源回路において、従来、スイッチング電源
回路のターンオフ時の開閉素子（４）のスパイク電圧お
よびこれに基因する出力電圧のノイズ電圧を低減するた
めに、開閉素子（４）と並列にダイオード（１２）、抵
抗（１３）およびコンデンサ（１４）をもって構成され
るスナバ−装置が多用されていた。

「発明が解決しようとする問題点」この第９図のスイッチング電源回路では、開閉素子（４
）のターンオフ時（第１０図のｔ、−ｔ４）には効果的
にソース・ドレン間電圧（ｖ９）のスパイク電圧は抑制
されるが、開閉素子（４）のターンオン時（第１０図の
ｔ１〜ｔｚ）のコンデンサ（１４）の放電は抵抗（１３
）を通じて行われるので、これは損失を構成する。第１
０図（ｂ）　（Ｃ）はコンデンサ（１４）の充放電流（
Ｉｃ）と電圧（Ｖｃ）の特性である。またこの放電電流
（Ｉｒ）は開閉素子（４）にも通ずるので第１０図（ａ
）のｔ工〜ｔ２間のように、ソース・ドレン間電圧（Ｖ
ｑ）と電流（Ｉｑ）とは重なりを発生し、これもまた損
失となるという問題があった。ちなみに、ｔ、〜ｔ４間
の電流Ｉｃは開閉素子（４）のドレン・ソース間に有す
るキャパシタンスへの充電電流であって損失を形成しな
い。

［問題点を解決するための手段」本発明は以上２つの損失を略零に近く低減しようとする
もので、電源側に主変圧器の］次巻線と開閉素子とを直
列に結合し、前記主変圧器の２次巻線に整流器とろ波回
路を設け、得られた出力電圧を検出増幅して前記開閉素
子の時比率を制御するようにしたスイッチング電源回路
において、前記主変圧時の１次巻線と略同一巻回数を有
する３次巻線を設け、この３次巻線の巻始め側を１次巻
線の巻始め側に結合し、３次巻線の巻終り側と電源側の
正または負の一端との間にコンデンサを結合し、これら
３次巻線とコンデンサとの接合点と。

１次巻線と開閉素子との結合点との間に整流器を結合し
てなるものである。

「作用」開閉素子のターン・オフ時の動作は第９図の従来例と全
く同様である。

ターン・オン時におけるコンデンサの放電は３次巻線を
通じて行なわわ、コンデンサに蓄積されていたエネルギ
は入力に返還され損失を形成しない。また返還されると
同時に、この′７ｔｉ流は３次巻線から】次巻線、開閉
素子へと流れ、−旦入力に返還されたエネルギが２次巻
線を通じて出力される。

「実施例」以下、本発明の実施例を図面に基づき説明する。

第９図と同一部分は同一符号とする。

第１実施例を示す第１図において、直流電源（１）の両
端に、主変圧器（２）の１次巻線（３）と開閉素子とし
てのＭＯ８型ＦＥ’ｒ（４）との直列回路を結合する。

また、前記主変圧器（２）の２次巻線（５）には、整流
器（６）、転流器（ｚ３）、コイル（２４）とコンデン
サ（２５）による平滑が波回路（７）を介して出力端子
（８）　（９）に結合されている。この出力端子（８）
　（！１１）には検出増幅回路（１０）、アイソレータ
（１１）を介して前記Ｆ　Ｅ　Ｔ　（４）のゲートに結
合されている。

以上のように構成されたいわゆるホワードまたはフライ
バック式のスイッチング電源回路において、本発明では
、前記主変圧器（２）に、１次巻線（３）と略同一巻回
数の３次巻線（ｚ２）を設け、この３３次巻線（２２）
の巻始め側を１次巻線（３）の巻始め側に結合し、巻終
り側はコンデンサ（２０）を介して直ｄＬ電源（１）の
負側に結合するとともに逆向きの整流器（２１）を介し
てＦ　Ｅ　Ｔ　（４）のドレンに結合してなるものであ
る。

以上のような回路構成においてＦ　Ｅ　Ｔ　（４）のタ
ーンオフ時の動作は第９図の従来例と全く同様である。

しかし、ターンオン時の放電は３次巻線（２２）を通じ
て行われ、コンデンサ（２０）の充電時に蓄えられてい
たエネルギはこの時入力に返還され損失を形成しない。

また、返還されると同時にこの時の電流（Ｉｃ）は３次
巻線（２２）−＋１次巻線（３）−＋ＦＥＴ（４）間を
流れる。この１次巻線（：３）に流れることは−旦入力
に返還されたエネルギが１次巻線（３）→２次巻線（５
）を通じて出力されることを意味する。

そして、３次巻線（２２）と１次巻線（３）内のり−ケ
ージインダクタンスにより、この電流（Ｉｅ）の立」二
りおよびピーク値は第２図（ｃ）のように抑制されるの
で、第２図（ａ）に示した電圧（ｖ９）と電流（Ｉｑ）
のように、それぞれが重なり合うことはなく従って、こ
こでも損失の発生は僅少である。

第１図において、コンデンサ（２０）の他端は電源（１
）の負側に結合したが、点線で示すように正側に結合し
ても同様の作用効果を有する。

第１実施例では、１個の開閉素子（４）を用した場合を
示したが、第３図および第４図に示すように２個の開閉
素子（４ａ）（４ｂ）を用いたカスケード型のホワード
型であってもよい。すなわち、第３図は第１のＦ　Ｅ　
Ｔ　（４ａ）のドレン・ソース間にコンデンサ（２０ａ
）と整流器（２１ａ）の直列回路を結合し、これらの接
続点と電源（１）の負側との間に第１の３次巻線（２２
ａ）を結合し、また、第２のＦ−Ｅ　Ｔ　（４ｂ）のド
レン・ソース間にコンデンサ（２０ｂ）と整流器（２１
、ｂ）の直列回路を結合し、これらの接続点と電源（１
）の正側との間に第２の３次巻線（２２ｂ）を結合した
ものである。また、第４図は第１と第２のＦＥＴ　（４
ａ）　（４ｂ）のドレン・ソース間にそれぞれコンデン
サ（２０ａ）　（２０ｂ）と整流器（２１ａ）　（２１
ｂ）の直列回路を結合し、これらの接続点間に３次巻線
（２２）を挿入したものである。

第５図は、本発明の他の実施例を示すもので、この例で
は、第１図の回路構成において３次巻線（２２）とコン
デンサ（２０）との間にインダクタンス（２６）を挿入
したものである。このインダクタンス（２６）の挿入に
より、Ｆ　Ｅ　Ｔ　（４）のターン・オン時に、コンデ
ンサ（２０）の２３次巻線（２２）へ通ずる放電電流Ｉ
ｎ、は第２図（ｂ）の点線で示すように緩やかなものと
なり、これに伴い、ＦＥＴ（４）の通過電流１ｑの立上
りや放電電圧（Ｖｃ）の立下りも（ａ）（ｃ）の点線に
示すように緩やかになり、全体の効率を向上させ、ノイ
ズ抑制に効果的である。

第６図は、本発明の他の実施例を示すもので、この例で
は、２次巻線（５）に、インダクタンスの大きな磁気増
幅器（２７）を挿入したものに本発明を適用したもので
、従来は第７図の実線特性のようにターンオフ時のスパ
イク電圧で苦慮していたが、本発明を適用することによ
り、点線特性のような電流（Ｉｑ’）と電圧（Ｖｑ’）
の特性となり、スパイク電圧は大巾に抑制される。

第８図は、本発明の他の実施例を示すもので、この例で
は、主変圧器（２）の２次巻線をもたず、Ｆ　Ｅ　Ｔ　
（４）のドレン・ソース間から出力を得るいわゆるブー
スター型であり、この回路でも同様の作用効果を得るこ
とができる。なお、コンデンサ（２０）は実線状態だけ
でなく、点線状態に結合してもよい。

「発明の効果」以−ヒにより従来の回路で発生した前述の２つの損失は
ほとんど零または極小となる。

このことはまたコンデンサの容量を大きくしても損失を
増大するようなことがなく、ターンオフ時の電圧のスパ
イク電圧の抑制をより効果的に行うことを可能とする。

またスイッチング周波数をスナバ回路の損失を顧慮する
ことなく増・大することも可能である。

【図面の簡単な説明】

第１図は本発明によるスイッチング電源回路の第１実施
例を示す電気回路図、第２図は第１図の特性図、第３回
、第４図、第５図、第６図、第８図はそれぞれ本発明の
異なる実施例を示す電気回路図、第７図は第６図の回路
の特性図、第９図は従来の回路の特性図、第１０図は第
９図の特性図である。（１）・・・直流電源、（２）・・・主変圧器、（３）
・・・１次巻線、（４）　（４ａ）　（４ｂ）　・・・
開閉素子、　（５）−２次巻線、（６）　・・・整流器
、（７）・・・ろ波回路、（８）（９）・・・・・・出
力端子、（１０）・・・検出増幅回路、（１１）・・・
アイソレータ、　（２０）（２０ａ）　（２０ｂ）　−
Ｄ　ンデンサ、　（２１）−・・整流器、（２２）（２
２ａ）　（２２ｂ）　・＝　３次巻線、（２６）−・・
インダクタンス、（２第　　１　　図第　　３　　図第　　２　　図第　　８　　図第　　９　　図第　　１０　　　図

Claims

【特許請求の範囲】

（１）電源側に主変圧器の１次巻線と開閉素子とを直列
に結合し、前記主変圧器の２次巻線に整流器とろ波回路
を設け、得られた出力電圧を検出増幅して前記開閉素子
の時比率を制御するようにしたスイッチング電源回路に
おいて、前記主変圧時の１次巻線と略同一巻回数を有す
る３次巻線を設け、この３次巻線の巻始め側を１次巻線
の巻始め側に結合し、３次巻線の巻終り側と電源側の正
または負の一端との間にコンデンサを結合し、これら３
次巻線とコンデンサの接合点と、１次巻線と開閉素子と
の結合点との間に整流器を結合してなることを特徴とす
るスイッチング電源回路。
（２）開閉素子を２個用いたカスケード型電源であって
、それぞれの開閉素子毎に３次巻線を具備した特許請求
の範囲第１項記載のスイッチング電源回路。
（３）開閉素子を２個用いたカスケード型電源であって
、２個の開閉素子に対し１個の３次巻線を具備した特許
請求の範囲第１項記載のスイッチング電源回路。
（４）３次巻線に直列にインダクタンスを挿入してなる
特許請求の範囲第１項記載のスイッチング電源回路。
（５）主変圧器の２次巻線に磁気増幅器を挿入してなる
特許請求の範囲第１項記載のスイッチング電源回路。