JPH0357979A - メモリ検査装置 - Google Patents
メモリ検査装置Info
- Publication number
- JPH0357979A JPH0357979A JP1194773A JP19477389A JPH0357979A JP H0357979 A JPH0357979 A JP H0357979A JP 1194773 A JP1194773 A JP 1194773A JP 19477389 A JP19477389 A JP 19477389A JP H0357979 A JPH0357979 A JP H0357979A
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- Japan
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- memory
- data
- address
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はメモリの検査装置に関し、特に、半導体ランダ
ムアクセスメモリの機能試験を行う検査装置に間する。
ムアクセスメモリの機能試験を行う検査装置に間する。
［従来の技術］
従来、この種のメモリ検査装置は、被検査メモリに対し
て、テストプログラムにより発生させたアルゴリズミッ
クなテストバタンからアドレスバタン，書き込みデータ
バタン，および書き込みタイミングバタンとを人力とし
て与え、さらに、期待データバタンと読み出しタイミン
グバタンによってメモリからの出力の適否を判定するも
のが一般的である。第２図はそのブロック図である。こ
こでコントロールメモリＣＭはテストプログラムを蓄え
、アルゴリズミックイクササイザＥＸＥＲはこのプログ
ラムによるアルゴリズミックテストパタンを発生させる
部分である。
て、テストプログラムにより発生させたアルゴリズミッ
クなテストバタンからアドレスバタン，書き込みデータ
バタン，および書き込みタイミングバタンとを人力とし
て与え、さらに、期待データバタンと読み出しタイミン
グバタンによってメモリからの出力の適否を判定するも
のが一般的である。第２図はそのブロック図である。こ
こでコントロールメモリＣＭはテストプログラムを蓄え
、アルゴリズミックイクササイザＥＸＥＲはこのプログ
ラムによるアルゴリズミックテストパタンを発生させる
部分である。
このような従来のメモリ検査装置では、通常「マーチバ
タン」 「ギャロップバタン」等のアルゴリズムを使用
して、メモリ機能試験を行っている。
タン」 「ギャロップバタン」等のアルゴリズムを使用
して、メモリ機能試験を行っている。
この場合、通常のアルゴリズムはループインデックスで
指定されるメモリ上の特定アドレス（以下、注目アドレ
スと記す）と、その注目アドレスのアクセス直前，直後
にアクセスされるアドレス（以下、対象アドレスと記す
）をどのように決定するかを記述するもの，てあり、注
目アドレスと対象アドレスを除く残りの全アドレス（以
下、フィールと記す）については、そのデータはすべて
０（ａｉＱ．Ｏ）またはすべて１ （ａｉ見１）等の限
られたバタンである。
指定されるメモリ上の特定アドレス（以下、注目アドレ
スと記す）と、その注目アドレスのアクセス直前，直後
にアクセスされるアドレス（以下、対象アドレスと記す
）をどのように決定するかを記述するもの，てあり、注
目アドレスと対象アドレスを除く残りの全アドレス（以
下、フィールと記す）については、そのデータはすべて
０（ａｉＱ．Ｏ）またはすべて１ （ａｉ見１）等の限
られたバタンである。
［発明が解決しようとする問題点］
上述した従来のメモリ検査装置では、プログラム制御に
よるアルゴリズミックなテストパタンの発生を行ってい
るため、メモリの実使用時のようにフィールドデータは
ランダムにはなっておらず、このため半導体ランダムア
クセスメモリのように注目アドレスの周辺のメモリセル
の内容によって注目アドレスのメモリセルの動作が影響
を受けるものでは、その動作を完全に検査することは困
難である。
よるアルゴリズミックなテストパタンの発生を行ってい
るため、メモリの実使用時のようにフィールドデータは
ランダムにはなっておらず、このため半導体ランダムア
クセスメモリのように注目アドレスの周辺のメモリセル
の内容によって注目アドレスのメモリセルの動作が影響
を受けるものでは、その動作を完全に検査することは困
難である。
［発明の従来技術に対する相違点］
上述した従来のメモリ検査装置に対し、本発明はプログ
ラムによらないランダムなデータを用いてメモリの検査
を行うという相違点を有する。
ラムによらないランダムなデータを用いてメモリの検査
を行うという相違点を有する。
［問題点を解決するための手段コ
本発明の要旨は、少なくとも一系統の乱数信号発生機と
、被検査メモリのアドレスサイズと以上のアドレスサイ
ズを有する内蔵メモリと、上記乱数信号発生機からの信
号に基づき被検査メモリへの書き込みと同時に上記内蔵
メモリに書き込みを行う書き込み回路と、被検査メモリ
からの読み出しデータと上記内蔵メモリからの読み出し
データとの一致検出を行う一致検出回路とを有すること
である。
、被検査メモリのアドレスサイズと以上のアドレスサイ
ズを有する内蔵メモリと、上記乱数信号発生機からの信
号に基づき被検査メモリへの書き込みと同時に上記内蔵
メモリに書き込みを行う書き込み回路と、被検査メモリ
からの読み出しデータと上記内蔵メモリからの読み出し
データとの一致検出を行う一致検出回路とを有すること
である。
［実施例］
次に本発明の実施例について図面を参照して説明する．
第１図は本発明の第１実施例のブロック図である。ここ
でランダムデータ発生機ＲＤＧは３系統の信号、すなわ
ち、アドレスバタン信号ＡＤＤ、書き込みデータバタン
信号ＷＤＡＴＡ、書き込みタイミングバタン信号Ｗを出
力し、これらの信号は参照メモリＲＭと、波形成形機Ｄ
ＲＶを介して被検査メモリＭＵＴの入力の各々に与えら
れる。
でランダムデータ発生機ＲＤＧは３系統の信号、すなわ
ち、アドレスバタン信号ＡＤＤ、書き込みデータバタン
信号ＷＤＡＴＡ、書き込みタイミングバタン信号Ｗを出
力し、これらの信号は参照メモリＲＭと、波形成形機Ｄ
ＲＶを介して被検査メモリＭＵＴの入力の各々に与えら
れる。
被検査メモリＭＵＴの出力は、レベル判定機ＣＭＰを介
して、同じく参照メモリＲＭの出力データと、イクスク
ルーシブオアゲー｝ＦＯＲの入力に接続し、その結果は
エラー検出端子ＥＲＲに出力される。また全ての回路は
タイミング発生機ＴＧからのタイミングにより同期して
いる。
して、同じく参照メモリＲＭの出力データと、イクスク
ルーシブオアゲー｝ＦＯＲの入力に接続し、その結果は
エラー検出端子ＥＲＲに出力される。また全ての回路は
タイミング発生機ＴＧからのタイミングにより同期して
いる。
次にこの動作を説明する。ランダムデータ発生機ＲＤＧ
は３系統のランダムバタンを発生することにより、ラン
ダムな書き込み，読み出しを被検査メモリＭＵＴと参照
メモリＲＭに対して同時に行うため、ランダムな書き込
みが被検査メモリＭＵＴの全ビットに対して行われた後
では、被検査メモリＭＵＴが不良品でない限り、同一の
データが読み出されることになり、エラー検出端子ＥＲ
Ｒから不一致出力は出ない。また被検査メモリＭＵＴが
不良であれば、ランダムデータ発生機ＲＤＧが不良アド
レスを出力した時点でエラー検出端子ＥＲＲに不一致出
力が出る。
は３系統のランダムバタンを発生することにより、ラン
ダムな書き込み，読み出しを被検査メモリＭＵＴと参照
メモリＲＭに対して同時に行うため、ランダムな書き込
みが被検査メモリＭＵＴの全ビットに対して行われた後
では、被検査メモリＭＵＴが不良品でない限り、同一の
データが読み出されることになり、エラー検出端子ＥＲ
Ｒから不一致出力は出ない。また被検査メモリＭＵＴが
不良であれば、ランダムデータ発生機ＲＤＧが不良アド
レスを出力した時点でエラー検出端子ＥＲＲに不一致出
力が出る。
このメモリ被検査装置では、検査時点での被検査メモリ
ＭＵＴ上のフィールドデータはまったくランダムであり
、検査時間の中で可能な限りの状況を検査し続けること
ができる。
ＭＵＴ上のフィールドデータはまったくランダムであり
、検査時間の中で可能な限りの状況を検査し続けること
ができる。
第３図は本発明の第２実施例のメモリ検査装置を示すブ
ロック図である。第１実施例と異なり、ランダムデータ
発生機ＲＤＧは１系統の信号、書き込みデータバタン信
号ＷＤＡＴＡを出力するのみで、他の２系統の信号，ア
ドレスバタン信号八〇Ｄと書き込みタイミングバタン信
号Ｗおよび読み出しタイミングバタン信号Ｒは従来のメ
モリ検査装置と同様にコントロールメモリＣＭ内のプロ
グラムによって制御されるアルゴリズミックイクササイ
ザＥＸＥＲによって出力されており、さらにエラー検出
端子ＥＲＲに出力される不一致信号はアンドゲートＡＮ
Ｄによって読み出しタイミングバタン信号Ｒに応じてマ
スク動作させることができる。
ロック図である。第１実施例と異なり、ランダムデータ
発生機ＲＤＧは１系統の信号、書き込みデータバタン信
号ＷＤＡＴＡを出力するのみで、他の２系統の信号，ア
ドレスバタン信号八〇Ｄと書き込みタイミングバタン信
号Ｗおよび読み出しタイミングバタン信号Ｒは従来のメ
モリ検査装置と同様にコントロールメモリＣＭ内のプロ
グラムによって制御されるアルゴリズミックイクササイ
ザＥＸＥＲによって出力されており、さらにエラー検出
端子ＥＲＲに出力される不一致信号はアンドゲートＡＮ
Ｄによって読み出しタイミングバタン信号Ｒに応じてマ
スク動作させることができる。
動作時においては本メモリ検査装置は従来のメモリ検査
装置と同様に注目アドレスと対象アトレスをプログラム
制御により決定するが、その場合のフィールドデータは
ランダムである。
装置と同様に注目アドレスと対象アトレスをプログラム
制御により決定するが、その場合のフィールドデータは
ランダムである。
本実施例では、アクセス順や書き込み，読み出しをプロ
グラムにより系統的に動作させることが可能であり、テ
スト時間の短縮に有効である。
グラムにより系統的に動作させることが可能であり、テ
スト時間の短縮に有効である。
［発明の効果］
以上説明したように本発明は、乱数データを被検査メモ
リに書き込み、さらにそれを読み出し判定することによ
り、注目アドレスのメモリセルが、周辺アドレスのメモ
リセルのデータに依存するような被検査メモリの不良を
検出できるという効果がある。
リに書き込み、さらにそれを読み出し判定することによ
り、注目アドレスのメモリセルが、周辺アドレスのメモ
リセルのデータに依存するような被検査メモリの不良を
検出できるという効果がある。
また、本発明のメモリ検査装置では判定データバタンを
プログラムする必要がないため、プログラムの誤りの低
減にも効果がある。
プログラムする必要がないため、プログラムの誤りの低
減にも効果がある。
第１図は本発明の第１実施例のメモリ検査装置を示すブ
ロック図、第２図は従来例を示すブロック図、第３図は
第２実施例を示すブロック図である。 ＭＵＴ ・ ・ ・ ・ ＥＸＥＲ ・ ・ ・ ＴＧ・ ● ・ ● ◆ ＲＤＧ・ ・ ・ ・ ＲＭ・ ・ ・ ・ ・ ＤＲＶ・ ・ ・ ・ ＣＭＰ ・ ・ ・ ・ ＥＯＲ◆争◆・ ＡＮＤ ● ・ ● ● ＣＭ・ ◆ ● ● ● ＡＤＤ◆ ◆ ◆ ◆ ＷＤＡＴＡ− ● Ｗ・ ・ ● ● ● ・ ＲＤＡＴＡ◆ ● Ｒ・ ◆ ● ◆ ● ● ・・被検査メモリ、 ・アルゴリズミックイクササイザ、 ・タイミング発生機、 ・ランダムデータ発生機、 ・参照メモリ、 ・波形成形機、 ・レベル判定機、 ・イクスクルーシブオアゲート、 ・アンドゲート、 ・コントロールメモリ、 ・アドレスバタン信号、 ・書き込みデータバタン信号、 ・書き込みタイミングバタン信号、 ・期待データバタン信号、 ・読み出しタイミングバタン信号、 ＥＲＲ − ・エラー検出端子。
ロック図、第２図は従来例を示すブロック図、第３図は
第２実施例を示すブロック図である。 ＭＵＴ ・ ・ ・ ・ ＥＸＥＲ ・ ・ ・ ＴＧ・ ● ・ ● ◆ ＲＤＧ・ ・ ・ ・ ＲＭ・ ・ ・ ・ ・ ＤＲＶ・ ・ ・ ・ ＣＭＰ ・ ・ ・ ・ ＥＯＲ◆争◆・ ＡＮＤ ● ・ ● ● ＣＭ・ ◆ ● ● ● ＡＤＤ◆ ◆ ◆ ◆ ＷＤＡＴＡ− ● Ｗ・ ・ ● ● ● ・ ＲＤＡＴＡ◆ ● Ｒ・ ◆ ● ◆ ● ● ・・被検査メモリ、 ・アルゴリズミックイクササイザ、 ・タイミング発生機、 ・ランダムデータ発生機、 ・参照メモリ、 ・波形成形機、 ・レベル判定機、 ・イクスクルーシブオアゲート、 ・アンドゲート、 ・コントロールメモリ、 ・アドレスバタン信号、 ・書き込みデータバタン信号、 ・書き込みタイミングバタン信号、 ・期待データバタン信号、 ・読み出しタイミングバタン信号、 ＥＲＲ − ・エラー検出端子。
Claims (1)
- 少なくとも一系統の乱数信号発生機と、被検査メモリ
のアドレスサイズと以上のアドレスサイズを有する内蔵
メモリと、上記乱数信号発生機からの信号に基づき被検
査メモリへの書き込みと同時に上記内蔵メモリに書き込
みを行う書き込み回路と、被検査メモリからの読み出し
データと上記内蔵メモリからの読み出しデータとの一致
検出を行う一致検出回路とを有することを特徴とするメ
モリ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194773A JPH0357979A (ja) | 1989-07-27 | 1989-07-27 | メモリ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194773A JPH0357979A (ja) | 1989-07-27 | 1989-07-27 | メモリ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357979A true JPH0357979A (ja) | 1991-03-13 |
Family
ID=16330007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194773A Pending JPH0357979A (ja) | 1989-07-27 | 1989-07-27 | メモリ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
-
1989
- 1989-07-27 JP JP1194773A patent/JPH0357979A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
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