JPH09127206A - 選択した障害に関する障害情報を捕捉する集積回路試験用の方法および組込み型自己試験装置 - Google Patents
選択した障害に関する障害情報を捕捉する集積回路試験用の方法および組込み型自己試験装置Info
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- JPH09127206A JPH09127206A JP8239194A JP23919496A JPH09127206A JP H09127206 A JPH09127206 A JP H09127206A JP 8239194 A JP8239194 A JP 8239194A JP 23919496 A JP23919496 A JP 23919496A JP H09127206 A JPH09127206 A JP H09127206A
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Abstract
(57)【要約】
【課題】 選択された障害に関する障害データの捕捉を
可能にする、集積回路を試験するための組込み型自己試
験（ＢＩＳＴ）装置および方法を提供する。 【解決手段】 ＢＩＳＴ装置は、少なくとも第１のクロ
ック信号を生成するクロック生成機構と、第１のクロッ
ク信号に応答して集積回路に所定の入力データ・パター
ンを印加する組込み型自己試験装置とを含む。さらに、
ＢＩＳＴ装置は、集積回路から受け取った出力データ
を、期待出力データと比較するデータ比較器を含む。デ
ータ比較器は、集積回路から受け取った出力データが期
待出力データと異なるとき、集積回路内の障害を検出す
る。ＢＩＳＴ装置はさらに、選択された障害発生の検出
に応答して第１のクロック信号をディスエーブルするク
ロック制御装置を含む。選択した障害が発生した場合に
集積回路の検査を停止できるようにすることによって、
集積回路の障害分析が強化される。
可能にする、集積回路を試験するための組込み型自己試
験（ＢＩＳＴ）装置および方法を提供する。 【解決手段】 ＢＩＳＴ装置は、少なくとも第１のクロ
ック信号を生成するクロック生成機構と、第１のクロッ
ク信号に応答して集積回路に所定の入力データ・パター
ンを印加する組込み型自己試験装置とを含む。さらに、
ＢＩＳＴ装置は、集積回路から受け取った出力データ
を、期待出力データと比較するデータ比較器を含む。デ
ータ比較器は、集積回路から受け取った出力データが期
待出力データと異なるとき、集積回路内の障害を検出す
る。ＢＩＳＴ装置はさらに、選択された障害発生の検出
に応答して第１のクロック信号をディスエーブルするク
ロック制御装置を含む。選択した障害が発生した場合に
集積回路の検査を停止できるようにすることによって、
集積回路の障害分析が強化される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
を試験するための方法および装置に関し、詳細には、集
積回路を試験するための組込み型自己試験装置および方
法に関する。より詳細には、本発明は、集積回路を試験
するために、選択した障害に関する障害情報を捕捉する
組込み型自己試験装置および方法に関する。
を試験するための方法および装置に関し、詳細には、集
積回路を試験するための組込み型自己試験装置および方
法に関する。より詳細には、本発明は、集積回路を試験
するために、選択した障害に関する障害情報を捕捉する
組込み型自己試験装置および方法に関する。
【０００２】
【従来の技術】集積回路技術が進歩するにつれて、単一
チップ内に形成される回路素子の複雑さと密度が著しく
高くなってきた。その結果、そのような集積回路の試験
に関して問題がいくつか生じた。たとえば、メモリ・ア
レイの試験方法は比較的簡単なこともあるが、一般に、
回路テスタが使用できるメモリ・チップ・アレイの入出
力ピンの数が、メモリ・アレイを十分に試験するために
必要な数よりもはるかに少ない。
チップ内に形成される回路素子の複雑さと密度が著しく
高くなってきた。その結果、そのような集積回路の試験
に関して問題がいくつか生じた。たとえば、メモリ・ア
レイの試験方法は比較的簡単なこともあるが、一般に、
回路テスタが使用できるメモリ・チップ・アレイの入出
力ピンの数が、メモリ・アレイを十分に試験するために
必要な数よりもはるかに少ない。
【０００３】上記の問題に対する一般的な解決策は、チ
ップ自体に試験回路を埋め込むことである。そのような
試験機能は、しばしば組込み型自己試験（ＢＩＳＴ）回
路、アレイ自己試験（ＡＳＴ）回路、またはアレイ組込
み型自己試験（ＡＢＩＳＴ）回路と呼ばれ、本明細書で
は、以後、一般にＢＩＳＴ回路と呼ぶ。次に、図１を参
照すると、集積回路メモリ用の従来の閉ループ試験回路
が示されている。図示したように、集積回路（ＩＣ）１
０は、ＢＩＳＴ１２とメモリ・アレイ１８を含み、ＩＣ
テスタ１４に閉ループの形で結合されている。したがっ
て、クロック信号１６のイネーブル／ディスエーブル状
態は、診断出力（ＤＧＯ）信号２０によってＩＣテスタ
１４に提供されるフィードバックによって決定される。
従来のＢＩＳＴ試験の方法によれば、ＩＣテスタ１４
は、ＢＩＳＴ１２中にデータをスキャンしていくつかの
状態機械のラッチを初期設定する。次に、ＢＩＳＴ１２
は、クロック信号１６に応答して、内部生成した試験デ
ータとアドレス・データをメモリ・アレイ１８に入れ、
メモリ・アレイ１８から読み出した出力データを期待デ
ータと比較する。ＢＩＳＴ１２は、出力データと期待デ
ータの不一致に応答して、診断出力（ＤＧＯ）信号２０
を高レベルにすることにより、メモリ・アレイ１８内の
障害が検出されたことを示す。ＩＣテスタ１４は、ＤＧ
Ｏ信号２０の受け取りに応答して、クロック信号１６を
ディスエーブルし、それにより、試験データとアドレス
・データをメモリ・アレイ１８に入れるＢＩＳＴ１２内
の状態機械を停止させる。次に、ＩＣテスタ１４は、Ｂ
ＩＳＴ１２の状態機械ラッチ中の情報をスキャンして取
り出す。ＩＣテスタ１４は、アルゴリズムを利用して、
状態機械の情報から、障害が発生したサイクルを決定
し、ＢＩＳＴ１２を再初期設定する。その後、ＢＩＳＴ
１２は、クロック信号１６を適切な数のサイクルの間印
加することにより、再び、障害が発生したサイクルに達
する。次に、状態機械のデータが、障害の起こったサイ
クルでＩＣテスタ１４によってスキャンして取り出さ
れ、障害分析用のビット−フェイル・マップを作成する
ために利用される。
ップ自体に試験回路を埋め込むことである。そのような
試験機能は、しばしば組込み型自己試験（ＢＩＳＴ）回
路、アレイ自己試験（ＡＳＴ）回路、またはアレイ組込
み型自己試験（ＡＢＩＳＴ）回路と呼ばれ、本明細書で
は、以後、一般にＢＩＳＴ回路と呼ぶ。次に、図１を参
照すると、集積回路メモリ用の従来の閉ループ試験回路
が示されている。図示したように、集積回路（ＩＣ）１
０は、ＢＩＳＴ１２とメモリ・アレイ１８を含み、ＩＣ
テスタ１４に閉ループの形で結合されている。したがっ
て、クロック信号１６のイネーブル／ディスエーブル状
態は、診断出力（ＤＧＯ）信号２０によってＩＣテスタ
１４に提供されるフィードバックによって決定される。
従来のＢＩＳＴ試験の方法によれば、ＩＣテスタ１４
は、ＢＩＳＴ１２中にデータをスキャンしていくつかの
状態機械のラッチを初期設定する。次に、ＢＩＳＴ１２
は、クロック信号１６に応答して、内部生成した試験デ
ータとアドレス・データをメモリ・アレイ１８に入れ、
メモリ・アレイ１８から読み出した出力データを期待デ
ータと比較する。ＢＩＳＴ１２は、出力データと期待デ
ータの不一致に応答して、診断出力（ＤＧＯ）信号２０
を高レベルにすることにより、メモリ・アレイ１８内の
障害が検出されたことを示す。ＩＣテスタ１４は、ＤＧ
Ｏ信号２０の受け取りに応答して、クロック信号１６を
ディスエーブルし、それにより、試験データとアドレス
・データをメモリ・アレイ１８に入れるＢＩＳＴ１２内
の状態機械を停止させる。次に、ＩＣテスタ１４は、Ｂ
ＩＳＴ１２の状態機械ラッチ中の情報をスキャンして取
り出す。ＩＣテスタ１４は、アルゴリズムを利用して、
状態機械の情報から、障害が発生したサイクルを決定
し、ＢＩＳＴ１２を再初期設定する。その後、ＢＩＳＴ
１２は、クロック信号１６を適切な数のサイクルの間印
加することにより、再び、障害が発生したサイクルに達
する。次に、状態機械のデータが、障害の起こったサイ
クルでＩＣテスタ１４によってスキャンして取り出さ
れ、障害分析用のビット−フェイル・マップを作成する
ために利用される。
【０００４】図１に示した閉ループＢＩＳＴ試験方法の
主要な欠点は、ＩＣテスタ１４が、高速メモリの典型的
な動作速度（たとえば、２００ＭＨｚ）でメモリ・アレ
イ１８を試験できないことである。２００ＭＨｚで動作
するには、ＩＣテスタ１４は、問題の障害が発生するサ
イクル数を捕捉するために、少なくとも５ナノ秒ごとに
ＤＧＯ信号２０を監視しなければならない。しかし、入
出力ゲートの遅延と１ナノ秒／フィートの信号伝播遅延
のために、ＤＧＯ信号２０によって提供されるフィード
バックが遅すぎて、問題の障害が発生するサイクルを示
しＢＩＳＴ状態機械へのクロックを停止して障害情報を
捕捉することができない。
主要な欠点は、ＩＣテスタ１４が、高速メモリの典型的
な動作速度（たとえば、２００ＭＨｚ）でメモリ・アレ
イ１８を試験できないことである。２００ＭＨｚで動作
するには、ＩＣテスタ１４は、問題の障害が発生するサ
イクル数を捕捉するために、少なくとも５ナノ秒ごとに
ＤＧＯ信号２０を監視しなければならない。しかし、入
出力ゲートの遅延と１ナノ秒／フィートの信号伝播遅延
のために、ＤＧＯ信号２０によって提供されるフィード
バックが遅すぎて、問題の障害が発生するサイクルを示
しＢＩＳＴ状態機械へのクロックを停止して障害情報を
捕捉することができない。
【０００５】したがって、集積回路を試験するための改
良された方法およびＢＩＳＴ装置を提供することが望ま
しい。特に、ＢＩＳＴ状態機械の情報を、選択した障害
サイクルで捕捉する集積回路試験用の高速ＢＩＳＴ装置
および方法を提供することが望ましい。
良された方法およびＢＩＳＴ装置を提供することが望ま
しい。特に、ＢＩＳＴ状態機械の情報を、選択した障害
サイクルで捕捉する集積回路試験用の高速ＢＩＳＴ装置
および方法を提供することが望ましい。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、集積回路を試験するための改良された方法お
よび装置を提供することである。
一目的は、集積回路を試験するための改良された方法お
よび装置を提供することである。
【０００７】本発明のもう１つの目的は、集積回路を試
験するための改良された方法および組込み型自己試験装
置を提供することである。
験するための改良された方法および組込み型自己試験装
置を提供することである。
【０００８】本発明のもう１つの目的は、選択した障害
に関する障害情報を捕捉する集積回路試験用の改良され
た方法および組込み型自己試験装置を提供することであ
る。
に関する障害情報を捕捉する集積回路試験用の改良され
た方法および組込み型自己試験装置を提供することであ
る。
【０００９】
【課題を解決するための手段】上記目的は、次に説明す
るように達成される。選択した障害に関する障害データ
の捕捉を可能にする集積回路試験用の組込み型自己試験
（ＢＩＳＴ）装置および方法を開示する。ＢＩＳＴ装置
は、少なくとも第１のクロック信号を生成するクロック
生成機構と、第１のクロック信号に応答して集積回路に
所定の入力データ・パターンを印加する組込み型自己試
験装置とを含む。さらに、ＢＩＳＴ装置は、集積回路か
ら受け取った出力データを期待出力データと比較するた
めのデータ比較器を含む。データ比較器は、集積回路か
ら受け取った出力データが期待出力データと異なるとき
に集積回路内の障害を検出する。ＢＩＳＴ装置はさら
に、選択した障害の発生の検出に応答して、第１のクロ
ック信号をディスエーブルするクロック制御装置を含
む。選択した障害が発生した場合に集積回路の試験を停
止できるようにすることにより、集積回路の障害分析が
改善される。
るように達成される。選択した障害に関する障害データ
の捕捉を可能にする集積回路試験用の組込み型自己試験
（ＢＩＳＴ）装置および方法を開示する。ＢＩＳＴ装置
は、少なくとも第１のクロック信号を生成するクロック
生成機構と、第１のクロック信号に応答して集積回路に
所定の入力データ・パターンを印加する組込み型自己試
験装置とを含む。さらに、ＢＩＳＴ装置は、集積回路か
ら受け取った出力データを期待出力データと比較するた
めのデータ比較器を含む。データ比較器は、集積回路か
ら受け取った出力データが期待出力データと異なるとき
に集積回路内の障害を検出する。ＢＩＳＴ装置はさら
に、選択した障害の発生の検出に応答して、第１のクロ
ック信号をディスエーブルするクロック制御装置を含
む。選択した障害が発生した場合に集積回路の試験を停
止できるようにすることにより、集積回路の障害分析が
改善される。
【００１０】本発明の上記ならびにその他の目的、特
徴、および利点は、以下の詳細な説明から明らかになる
であろう。
徴、および利点は、以下の詳細な説明から明らかになる
であろう。
【００１１】本発明の特徴と思われる新規な機能は、併
記の特許請求の範囲で定める。しかし、本発明自体、な
らびにその好ましい利用形態、他の目的および利点は、
例示的実施形態に関する以下の詳細な説明を添付の図面
と共に参照することによって最もよく理解されよう。
記の特許請求の範囲で定める。しかし、本発明自体、な
らびにその好ましい利用形態、他の目的および利点は、
例示的実施形態に関する以下の詳細な説明を添付の図面
と共に参照することによって最もよく理解されよう。
【００１２】
【発明の実施の形態】次に、図面、特に図２を参照する
と、本発明の開ループ組込み型自己試験（ＢＩＳＴ）集
積回路試験装置の好ましい実施形態が示してある。図示
のように、集積回路３０は、この例では集積回路メモリ
であり、メモリ・アレイ３２、ＢＩＳＴ３４、クロック
生成機構３６およびクロック制御論理回路３８を含む。
当業者には理解されるように、メモリ・アレイ３２は、
特定のワード線とビット線によってデータを読み書きす
るためにそれぞれアクセスされるいくつかの独立したメ
モリ・セルを含む。本発明によれば、ＢＩＳＴ３４を利
用して、メモリ・アレイ３２内のメモリ・セル、ワード
線およびビット線の欠陥について試験する。
と、本発明の開ループ組込み型自己試験（ＢＩＳＴ）集
積回路試験装置の好ましい実施形態が示してある。図示
のように、集積回路３０は、この例では集積回路メモリ
であり、メモリ・アレイ３２、ＢＩＳＴ３４、クロック
生成機構３６およびクロック制御論理回路３８を含む。
当業者には理解されるように、メモリ・アレイ３２は、
特定のワード線とビット線によってデータを読み書きす
るためにそれぞれアクセスされるいくつかの独立したメ
モリ・セルを含む。本発明によれば、ＢＩＳＴ３４を利
用して、メモリ・アレイ３２内のメモリ・セル、ワード
線およびビット線の欠陥について試験する。
【００１３】ＢＩＳＴ３４は、テスタ４０によってスキ
ャンインされた初期設定に基づいてメモリ・アレイ３２
を試験する試験用状態機械を実施する。本発明の好まし
い実施形態によれば、ＢＩＳＴ３４内の状態機械は、初
期の状態機械設定に基づいていくつかの試験データ・パ
ターンのうちの選択した１つを生成するデータ・パター
ン生成機構を含む。さらに、状態機械は、メモリ・アレ
イ３２内の各記憶位置にアクセスするために必要な制御
信号とアドレス・データを提供する制御信号生成機構を
含む。ＢＩＳＴ３４は、さらに、メモリ・アレイ３２内
のアクセスされている現記憶位置のアドレスを示すアド
レス・レジスタを含む。ＢＩＳＴ３４は、テスタ４０に
よって初期設定された後、ＢＩＳＴクロック４２に応答
して、選択された試験データ・パターンとアドレス・デ
ータをメモリ・アレイ３２に入れる。続いて、期待デー
タ４６との比較のために、メモリ・アレイ３２から出力
試験データ４４が読み出される。当業者ならＩＣ３０が
メモリを含む本発明の実施形態から理解するように、期
待データ４６も、ＢＩＳＴ３４内のデータ・パターン生
成機構によって生成される。ＩＣ３０が論理回路である
本発明の代替実施形態では、ＢＩＳＴ３４内の状態機械
が、期待データ・パターン生成機構も含む。最後に、Ｂ
ＩＳＴ３４は、クロック制御論理回路３８およびＢＩＳ
Ｔ３４内の状態機械の状態をスキャンしてテスタ４０に
出力できるようにする機能を含む。さらに、ＢＩＳＴ３
４のこの好ましい実施形態の詳細は、ドレイベルビス(D
reibelbis)他による米国特許第５１７３９０６号明細書
に出ており、これを参照により本明細書に組み込む。し
かしながら、当業者なら、他のＢＩＳＴの設計も有利に
採用できることを理解するであろう。
ャンインされた初期設定に基づいてメモリ・アレイ３２
を試験する試験用状態機械を実施する。本発明の好まし
い実施形態によれば、ＢＩＳＴ３４内の状態機械は、初
期の状態機械設定に基づいていくつかの試験データ・パ
ターンのうちの選択した１つを生成するデータ・パター
ン生成機構を含む。さらに、状態機械は、メモリ・アレ
イ３２内の各記憶位置にアクセスするために必要な制御
信号とアドレス・データを提供する制御信号生成機構を
含む。ＢＩＳＴ３４は、さらに、メモリ・アレイ３２内
のアクセスされている現記憶位置のアドレスを示すアド
レス・レジスタを含む。ＢＩＳＴ３４は、テスタ４０に
よって初期設定された後、ＢＩＳＴクロック４２に応答
して、選択された試験データ・パターンとアドレス・デ
ータをメモリ・アレイ３２に入れる。続いて、期待デー
タ４６との比較のために、メモリ・アレイ３２から出力
試験データ４４が読み出される。当業者ならＩＣ３０が
メモリを含む本発明の実施形態から理解するように、期
待データ４６も、ＢＩＳＴ３４内のデータ・パターン生
成機構によって生成される。ＩＣ３０が論理回路である
本発明の代替実施形態では、ＢＩＳＴ３４内の状態機械
が、期待データ・パターン生成機構も含む。最後に、Ｂ
ＩＳＴ３４は、クロック制御論理回路３８およびＢＩＳ
Ｔ３４内の状態機械の状態をスキャンしてテスタ４０に
出力できるようにする機能を含む。さらに、ＢＩＳＴ３
４のこの好ましい実施形態の詳細は、ドレイベルビス(D
reibelbis)他による米国特許第５１７３９０６号明細書
に出ており、これを参照により本明細書に組み込む。し
かしながら、当業者なら、他のＢＩＳＴの設計も有利に
採用できることを理解するであろう。
【００１４】図１に示した従来技術のＢＩＳＴ装置とは
対照的に、図２に示した本発明の好ましい実施形態は、
テスタ４０から受け取った自由に走るクロック信号に応
答してＢＩＳＴクロック４２を生成するクロック生成機
構３６を含む。図示したように、ＢＩＳＴクロック４２
を含めてクロック生成機構３６によって生成されるクロ
ック信号は、診断出力（ＤＧＯ）信号５８をアサートし
たときにディスエーブルされる。クロック生成機構３６
の生成は、テスタ４０へのフィードバック・ループによ
ってではなくチップ上で制御されるので、図２に示した
ＢＩＳＴ装置は、開ループ診断方法を利用していること
になる。
対照的に、図２に示した本発明の好ましい実施形態は、
テスタ４０から受け取った自由に走るクロック信号に応
答してＢＩＳＴクロック４２を生成するクロック生成機
構３６を含む。図示したように、ＢＩＳＴクロック４２
を含めてクロック生成機構３６によって生成されるクロ
ック信号は、診断出力（ＤＧＯ）信号５８をアサートし
たときにディスエーブルされる。クロック生成機構３６
の生成は、テスタ４０へのフィードバック・ループによ
ってではなくチップ上で制御されるので、図２に示した
ＢＩＳＴ装置は、開ループ診断方法を利用していること
になる。
【００１５】本発明の重要な一態様によれば、ＩＣ３０
は、メモリ・アレイ３２内の選択された障害の検出に応
答して、クロック生成機構３６が生成したクロック信号
をディスエーブルするクロック制御論理回路３８を含
む。図示のように、クロック制御論理回路３８は、比較
器４８と５６、ＡＮＤゲート５０、カウンタ５２および
障害カウント・レジスタ５４を含む。メモリ・アレイ３
２を試験する前に、検出した障害の数を示すカウンタ５
２を、テスタ４０によってスキャンインされた値、たと
えば１に初期設定する。さらに、障害カウント・レジス
タ５４を、問題の障害の数に初期設定する。たとえば、
障害カウント・レジスタ５４を、最初の障害に関してす
べて０に初期設定し、第２の障害に関して００１に初期
設定し、第３の障害に関して０１０に初期設定する。メ
モリ・アレイ３２の試験中、試験データ４４をメモリ・
アレイ３２から読み取り、比較器４８によって期待デー
タ４６と比較する。試験データ４４と期待データ４６の
不一致に応答して、障害信号６０が、ＢＩＳＴクロック
信号４２もアサートされたとき、カウンタ５２を増分す
る。次に、比較器５６が、カウンタ５２の値を、障害カ
ウント・レジスタ５４内に記憶された値と比較する。カ
ウンタ５２が、障害カウント・レジスタ５２内に示され
た障害数に達すると、比較器５６は、ＤＧＯ信号５８を
アサートして、クロック生成機構３６をディスエーブル
する。選択された障害の発生時にＢＩＳＴクロック信号
４２をディスエーブルすることによって、現アクセス・
アドレスを選択するＢＩＳＴアドレス・レジスタを含む
スキャン・チェーンの状態が保護されるので、テスタ４
０は、ビット・フェイル・マップを作成することによ
り、メモリ・アレイ３２内の選択された障害の発生源の
位置を正確に示すことができる。したがって、製造技術
者は、特定の障害の発生源が、単一セルか、ワード線
か、ビット線かを容易に決定することができる。このよ
うな特定の情報を利用することにより、製造工程を最適
化して同様の欠陥を防ぎ、その結果歩留まりを高めるこ
とができる。
は、メモリ・アレイ３２内の選択された障害の検出に応
答して、クロック生成機構３６が生成したクロック信号
をディスエーブルするクロック制御論理回路３８を含
む。図示のように、クロック制御論理回路３８は、比較
器４８と５６、ＡＮＤゲート５０、カウンタ５２および
障害カウント・レジスタ５４を含む。メモリ・アレイ３
２を試験する前に、検出した障害の数を示すカウンタ５
２を、テスタ４０によってスキャンインされた値、たと
えば１に初期設定する。さらに、障害カウント・レジス
タ５４を、問題の障害の数に初期設定する。たとえば、
障害カウント・レジスタ５４を、最初の障害に関してす
べて０に初期設定し、第２の障害に関して００１に初期
設定し、第３の障害に関して０１０に初期設定する。メ
モリ・アレイ３２の試験中、試験データ４４をメモリ・
アレイ３２から読み取り、比較器４８によって期待デー
タ４６と比較する。試験データ４４と期待データ４６の
不一致に応答して、障害信号６０が、ＢＩＳＴクロック
信号４２もアサートされたとき、カウンタ５２を増分す
る。次に、比較器５６が、カウンタ５２の値を、障害カ
ウント・レジスタ５４内に記憶された値と比較する。カ
ウンタ５２が、障害カウント・レジスタ５２内に示され
た障害数に達すると、比較器５６は、ＤＧＯ信号５８を
アサートして、クロック生成機構３６をディスエーブル
する。選択された障害の発生時にＢＩＳＴクロック信号
４２をディスエーブルすることによって、現アクセス・
アドレスを選択するＢＩＳＴアドレス・レジスタを含む
スキャン・チェーンの状態が保護されるので、テスタ４
０は、ビット・フェイル・マップを作成することによ
り、メモリ・アレイ３２内の選択された障害の発生源の
位置を正確に示すことができる。したがって、製造技術
者は、特定の障害の発生源が、単一セルか、ワード線
か、ビット線かを容易に決定することができる。このよ
うな特定の情報を利用することにより、製造工程を最適
化して同様の欠陥を防ぎ、その結果歩留まりを高めるこ
とができる。
【００１６】次に、図３を参照すると、本発明による集
積回路を試験するための方法の好ましい実施形態のフロ
ーチャートが示してある。図示のように、プロセスはブ
ロック８０で始まり、その後ブロック８２に移り、テス
タ４０が、初期ＢＩＳＴ状態機械の設定、カウンタ５２
の初期値、および障害カウント・レジスタ５４の選択値
をＩＣ３０内にスキャンする。次に、プロセスはブロッ
ク８４に進み、テスタ４０が自由に走るクロック信号を
クロック生成機構３６に伝送する。自由に走るクロック
信号は、ＢＩＳＴ３４が、初期状態機械設定によって指
定された完全な試験データ・パターン・セットをそっく
りメモリ・アレイ３２に入れるのに十分な時間だけクロ
ック生成機構３６に伝送される。
積回路を試験するための方法の好ましい実施形態のフロ
ーチャートが示してある。図示のように、プロセスはブ
ロック８０で始まり、その後ブロック８２に移り、テス
タ４０が、初期ＢＩＳＴ状態機械の設定、カウンタ５２
の初期値、および障害カウント・レジスタ５４の選択値
をＩＣ３０内にスキャンする。次に、プロセスはブロッ
ク８４に進み、テスタ４０が自由に走るクロック信号を
クロック生成機構３６に伝送する。自由に走るクロック
信号は、ＢＩＳＴ３４が、初期状態機械設定によって指
定された完全な試験データ・パターン・セットをそっく
りメモリ・アレイ３２に入れるのに十分な時間だけクロ
ック生成機構３６に伝送される。
【００１７】次に、プロセスはブロック８６に進み、テ
スタ４０によってスキャンインされたパラメータで示さ
れるメモリ・アレイ３２をＢＩＳＴ３４が試験する。し
たがって、前述のように、ＢＩＳＴ３４は、選択された
障害が発生してＢＩＳＴクロック信号４２がディスエー
ブルされるまで、選択された試験データ・パターンとア
ドレス・データをメモリ・アレイ３２に加える。選択さ
れた数の障害が検出されなかった場合、ＢＩＳＴ３４
は、単に、試験データ・パターンが終了するまでメモリ
・アレイ３２を試験する。次に、プロセスはブロック８
８および９０に進み、テスタ４０は、自由に走るクロッ
ク信号をディスエーブルし、ＢＩＳＴ３４からデータを
スキャンして取り出す。次に、テスタ４０はスキャンし
たデータを利用して、障害分析用のビット・フェイル・
マップを作成する。その後、プロセスはブロック９２で
終了する。
スタ４０によってスキャンインされたパラメータで示さ
れるメモリ・アレイ３２をＢＩＳＴ３４が試験する。し
たがって、前述のように、ＢＩＳＴ３４は、選択された
障害が発生してＢＩＳＴクロック信号４２がディスエー
ブルされるまで、選択された試験データ・パターンとア
ドレス・データをメモリ・アレイ３２に加える。選択さ
れた数の障害が検出されなかった場合、ＢＩＳＴ３４
は、単に、試験データ・パターンが終了するまでメモリ
・アレイ３２を試験する。次に、プロセスはブロック８
８および９０に進み、テスタ４０は、自由に走るクロッ
ク信号をディスエーブルし、ＢＩＳＴ３４からデータを
スキャンして取り出す。次に、テスタ４０はスキャンし
たデータを利用して、障害分析用のビット・フェイル・
マップを作成する。その後、プロセスはブロック９２で
終了する。
【００１８】以上説明したように、本発明は、選択され
た障害の発生時にスキャン・チェーンの状態を保護でき
るようにする、集積回路を試験するための改良された方
法およびＢＩＳＴ装置を提供する。ＢＩＳＴクロック信
号が内部でゲートされるため、本発明は、従来の閉ルー
プ診断方法を利用するよりもかなり高速の試験を可能に
する。
た障害の発生時にスキャン・チェーンの状態を保護でき
るようにする、集積回路を試験するための改良された方
法およびＢＩＳＴ装置を提供する。ＢＩＳＴクロック信
号が内部でゲートされるため、本発明は、従来の閉ルー
プ診断方法を利用するよりもかなり高速の試験を可能に
する。
【００１９】本発明を、特に、好ましい実施形態に関し
て図示し説明したが、本発明の趣旨および範囲から逸脱
することなしに形態および詳細に様々な変更を行うこと
ができることが当業者には理解されよう。
て図示し説明したが、本発明の趣旨および範囲から逸脱
することなしに形態および詳細に様々な変更を行うこと
ができることが当業者には理解されよう。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２１】（１）組込み型自己試験回路を備えた集積
回路であって、電気回路が内部に形成された半導体基板
と、前記半導体基板内にあって、少なくとも第１のクロ
ック信号を生成するクロック生成機構と、前記半導体基
板内にあって、前記第１のクロック信号に応答して所定
の入力データ・パターンを前記電気回路に印加する組込
み型自己試験装置と、前記半導体基板内にあって、前記
電気回路から受け取った出力データを期待出力データと
比較し、前記電気回路から受け取った前記出力データと
前記期待出力データが異なるときにエラーを検出するデ
ータ比較器と、前記半導体基板内にあって、選択したエ
ラーの発生の検出に応答して前記第１のクロック信号を
ディスエーブルするクロック制御装置とを備える、障害
分析が強化された集積回路。 （２）前記電気回路が、メモリを備えることを特徴とす
る、上記（１）に記載の集積回路。 （３）前記組込み型自己試験装置が、前記メモリ内のア
クセスされている現アドレスを示すアドレス・レジスタ
を有し、前記第１のクロック信号の前記ディスエーブル
後に、前記アドレス・レジスタが、前記選択されたエラ
ーの発生が検出されたときにアクセスされる前記メモリ
内の特定アドレスを示すことを特徴とする、上記（２）
に記載の集積回路。 （４）前記クロック制御装置が、前記データ比較器によ
るエラーのそれぞれの検出に応答して増分されるエラー
・カウンタと、前記選択されたエラーの発生を記憶する
レジスタと、前記エラー・カウンタ内の値と、前記レジ
スタ内に記憶された前記選択されたエラーの発生とを比
較する比較器とを備え、前記比較器が、前記エラー・カ
ウンタ内の前記値が前記レジスタ内に記憶された前記選
択されたエラーの発生と等しいとの判定に応答して前記
第１のクロック信号をディスエーブルすることを特徴と
する、上記（１）に記載の集積回路。 （５）前記クロック生成機構が、第２のクロック信号を
生成し、前記エラー・カウンタ内の前記値が前記レジス
タ内に記憶された前記選択されたエラーの発生と等しい
との判定に応答して前記第２のクロック信号がディスエ
ーブルされ、前記第２のクロックがイネーブルされた場
合にだけ、前記データ比較器によるエラーの各検出に応
答して前記カウンタが増分されることを特徴とする、上
記（４）に記載の積回路。 （６）試験情報を含む複数のラッチをさらに備え、前記
ラッチに含まれる前記情報を利用して、前記電気回路内
の前記選択されたエラー発生の発生源を決定することを
特徴とする、上記（１）に記載の集積回路。 （７）組込み型自己試験（ＢＩＳＴ）回路を利用して集
積回路の基板内に形成された電気回路を試験する方法で
あって、第１のクロック信号に応答して所定の入力デー
タ・パターンを前記電気回路に印加する段階と、前記電
気回路から受け取った出力データを期待出力データと比
較し、前記電気回路から受け取った前記出力データと前
記期待出力データとが異なるときにエラーを検出する段
階と、選択されたエラー発生の検出に応答して前記第１
のクロック信号をディスエーブルする段階とを含む、障
害分析が強化された方法。 （８）前記集積回路が、それぞれのエラー検出に応答し
て増分されるエラー・カウンタと、前記選択されたエラ
ーの発生を記憶するレジスタとを備え、前記ディスエー
ブルする段階が、前記エラー・カウンタ内の値と、前記
レジスタ内に記憶された前記選択された発生とを比較す
る段階と、前記エラー・カウンタ内の前記値が前記レジ
スタ内に記憶された前記選択されたエラーの発生と等し
いとの判定に応答して、前記第１のクロック信号をディ
スエーブルする段階とを含むことを特徴とする、上記
（７）に記載の電気回路デバイスを試験する方法。 （９）第２のクロック信号を生成する段階をさらに含
み、前記エラー・カウンタ内の前記値が前記レジスタ内
に記憶された前記選択された発生と等しいとの判定に応
答して、前記第２のクロック信号がディスエーブルさ
れ、前記第２のクロックがイネーブルされた場合にだけ
エラーの検出に応答して前記エラー・カウンタが増分さ
れることを特徴とする、上記（７）に記載の電気回路デ
バイスを試験する方法。 （１０）前記集積回路が、試験情報を含む複数のラッチ
を有し、前記方法が、さらにその後、前記複数のラッチ
内に含まれる前記試験情報を読み取る段階を含むことを
特徴とする、上記（７）に記載の電気回路デバイスを試
験する方法。 （１１）前記電気回路がメモリを含み、前記集積回路
が、前記メモリ内のアクセスされている現アドレスを示
すアドレス・レジスタを含み、前記第１のクロック信号
の前記ディスエーブル後に、前記アドレス・レジスタ
が、前記選択されたエラーの発生が検出されたときにア
クセスされる前記メモリ内の特定のアドレスを示すこと
を特徴とする、上記（７）に記載の電気回路デバイスを
試験する方法。
回路であって、電気回路が内部に形成された半導体基板
と、前記半導体基板内にあって、少なくとも第１のクロ
ック信号を生成するクロック生成機構と、前記半導体基
板内にあって、前記第１のクロック信号に応答して所定
の入力データ・パターンを前記電気回路に印加する組込
み型自己試験装置と、前記半導体基板内にあって、前記
電気回路から受け取った出力データを期待出力データと
比較し、前記電気回路から受け取った前記出力データと
前記期待出力データが異なるときにエラーを検出するデ
ータ比較器と、前記半導体基板内にあって、選択したエ
ラーの発生の検出に応答して前記第１のクロック信号を
ディスエーブルするクロック制御装置とを備える、障害
分析が強化された集積回路。 （２）前記電気回路が、メモリを備えることを特徴とす
る、上記（１）に記載の集積回路。 （３）前記組込み型自己試験装置が、前記メモリ内のア
クセスされている現アドレスを示すアドレス・レジスタ
を有し、前記第１のクロック信号の前記ディスエーブル
後に、前記アドレス・レジスタが、前記選択されたエラ
ーの発生が検出されたときにアクセスされる前記メモリ
内の特定アドレスを示すことを特徴とする、上記（２）
に記載の集積回路。 （４）前記クロック制御装置が、前記データ比較器によ
るエラーのそれぞれの検出に応答して増分されるエラー
・カウンタと、前記選択されたエラーの発生を記憶する
レジスタと、前記エラー・カウンタ内の値と、前記レジ
スタ内に記憶された前記選択されたエラーの発生とを比
較する比較器とを備え、前記比較器が、前記エラー・カ
ウンタ内の前記値が前記レジスタ内に記憶された前記選
択されたエラーの発生と等しいとの判定に応答して前記
第１のクロック信号をディスエーブルすることを特徴と
する、上記（１）に記載の集積回路。 （５）前記クロック生成機構が、第２のクロック信号を
生成し、前記エラー・カウンタ内の前記値が前記レジス
タ内に記憶された前記選択されたエラーの発生と等しい
との判定に応答して前記第２のクロック信号がディスエ
ーブルされ、前記第２のクロックがイネーブルされた場
合にだけ、前記データ比較器によるエラーの各検出に応
答して前記カウンタが増分されることを特徴とする、上
記（４）に記載の積回路。 （６）試験情報を含む複数のラッチをさらに備え、前記
ラッチに含まれる前記情報を利用して、前記電気回路内
の前記選択されたエラー発生の発生源を決定することを
特徴とする、上記（１）に記載の集積回路。 （７）組込み型自己試験（ＢＩＳＴ）回路を利用して集
積回路の基板内に形成された電気回路を試験する方法で
あって、第１のクロック信号に応答して所定の入力デー
タ・パターンを前記電気回路に印加する段階と、前記電
気回路から受け取った出力データを期待出力データと比
較し、前記電気回路から受け取った前記出力データと前
記期待出力データとが異なるときにエラーを検出する段
階と、選択されたエラー発生の検出に応答して前記第１
のクロック信号をディスエーブルする段階とを含む、障
害分析が強化された方法。 （８）前記集積回路が、それぞれのエラー検出に応答し
て増分されるエラー・カウンタと、前記選択されたエラ
ーの発生を記憶するレジスタとを備え、前記ディスエー
ブルする段階が、前記エラー・カウンタ内の値と、前記
レジスタ内に記憶された前記選択された発生とを比較す
る段階と、前記エラー・カウンタ内の前記値が前記レジ
スタ内に記憶された前記選択されたエラーの発生と等し
いとの判定に応答して、前記第１のクロック信号をディ
スエーブルする段階とを含むことを特徴とする、上記
（７）に記載の電気回路デバイスを試験する方法。 （９）第２のクロック信号を生成する段階をさらに含
み、前記エラー・カウンタ内の前記値が前記レジスタ内
に記憶された前記選択された発生と等しいとの判定に応
答して、前記第２のクロック信号がディスエーブルさ
れ、前記第２のクロックがイネーブルされた場合にだけ
エラーの検出に応答して前記エラー・カウンタが増分さ
れることを特徴とする、上記（７）に記載の電気回路デ
バイスを試験する方法。 （１０）前記集積回路が、試験情報を含む複数のラッチ
を有し、前記方法が、さらにその後、前記複数のラッチ
内に含まれる前記試験情報を読み取る段階を含むことを
特徴とする、上記（７）に記載の電気回路デバイスを試
験する方法。 （１１）前記電気回路がメモリを含み、前記集積回路
が、前記メモリ内のアクセスされている現アドレスを示
すアドレス・レジスタを含み、前記第１のクロック信号
の前記ディスエーブル後に、前記アドレス・レジスタ
が、前記選択されたエラーの発生が検出されたときにア
クセスされる前記メモリ内の特定のアドレスを示すこと
を特徴とする、上記（７）に記載の電気回路デバイスを
試験する方法。
【図面の簡単な説明】
【図１】閉ループ試験方法を使用する従来のＢＩＳＴ試
験装置を示す図である。
験装置を示す図である。
【図２】本発明の開ループＢＩＳＴ試験装置の好ましい
実施形態を示す図である。
実施形態を示す図である。
【図３】集積回路を試験するために本発明によって利用
される方法の好ましい実施形態を示すフローチャートで
ある。
される方法の好ましい実施形態を示すフローチャートで
ある。
３０ 集積回路 ３２ メモリ ３４ 組込み型自己試験（ＢＩＳＴ）装置 ３６ クロック生成機構 ３８ クロック制御論理回路 ４０ テスタ ４２ ＢＩＳＴクロック ４４ 出力試験データ ４６ 期待データ ４８ 比較器 ５０ ＡＮＤゲート ５２ カウンタ ５４ 障害カウント・レジスタ ５６ 比較器 ５８ 診断出力（ＤＧＯ）信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・アール・ウエレット アメリカ合衆国05495 バーモント州ウェ ストフォード レイノルズ・ロード アー ル・アール１ ボックス1228 (72)発明者 ロナルド・ジェイ・プリリク アメリカ合衆国23832 バージニア州チェ スターフィールド ミドルフィールド・レ ーン 5908
Claims (11)
- 【請求項１】組込み型自己試験回路を備えた集積回路で
あって、 電気回路が内部に形成された半導体基板と、 前記半導体基板内にあって、少なくとも第１のクロック
信号を生成するクロック生成機構と、 前記半導体基板内にあって、前記第１のクロック信号に
応答して所定の入力データ・パターンを前記電気回路に
印加する組込み型自己試験装置と、 前記半導体基板内にあって、前記電気回路から受け取っ
た出力データを期待出力データと比較し、前記電気回路
から受け取った前記出力データと前記期待出力データが
異なるときにエラーを検出するデータ比較器と、 前記半導体基板内にあって、選択したエラーの発生の検
出に応答して前記第１のクロック信号をディスエーブル
するクロック制御装置とを備える、障害分析が強化され
た集積回路。 - 【請求項２】前記電気回路が、メモリを備えることを特
徴とする、請求項１に記載の集積回路。 - 【請求項３】前記組込み型自己試験装置が、前記メモリ
内のアクセスされている現アドレスを示すアドレス・レ
ジスタを有し、前記第１のクロック信号の前記ディスエ
ーブル後に、前記アドレス・レジスタが、前記選択され
たエラーの発生が検出されたときにアクセスされる前記
メモリ内の特定アドレスを示すことを特徴とする、請求
項２に記載の集積回路。 - 【請求項４】前記クロック制御装置が、 前記データ比較器によるエラーのそれぞれの検出に応答
して増分されるエラー・カウンタと、 前記選択されたエラーの発生を記憶するレジスタと、 前記エラー・カウンタ内の値と、前記レジスタ内に記憶
された前記選択されたエラーの発生とを比較する比較器
とを備え、前記比較器が、前記エラー・カウンタ内の前
記値が前記レジスタ内に記憶された前記選択されたエラ
ーの発生と等しいとの判定に応答して前記第１のクロッ
ク信号をディスエーブルすることを特徴とする、請求項
１に記載の集積回路。 - 【請求項５】前記クロック生成機構が、第２のクロック
信号を生成し、前記エラー・カウンタ内の前記値が前記
レジスタ内に記憶された前記選択されたエラーの発生と
等しいとの判定に応答して前記第２のクロック信号がデ
ィスエーブルされ、前記第２のクロックがイネーブルさ
れた場合にだけ、前記データ比較器によるエラーの各検
出に応答して前記カウンタが増分されることを特徴とす
る、請求項４に記載の積回路。 - 【請求項６】試験情報を含む複数のラッチをさらに備
え、 前記ラッチに含まれる前記情報を利用して、前記電気回
路内の前記選択されたエラー発生の発生源を決定するこ
とを特徴とする、請求項１に記載の集積回路。 - 【請求項７】組込み型自己試験（ＢＩＳＴ）回路を利用
して集積回路の基板内に形成された電気回路を試験する
方法であって、 第１のクロック信号に応答して所定の入力データ・パタ
ーンを前記電気回路に印加する段階と、 前記電気回路から受け取った出力データを期待出力デー
タと比較し、前記電気回路から受け取った前記出力デー
タと前記期待出力データとが異なるときにエラーを検出
する段階と、 選択されたエラー発生の検出に応答して前記第１のクロ
ック信号をディスエーブルする段階とを含む、障害分析
が強化された方法。 - 【請求項８】前記集積回路が、それぞれのエラー検出に
応答して増分されるエラー・カウンタと、前記選択され
たエラーの発生を記憶するレジスタとを備え、前記ディ
スエーブルする段階が、 前記エラー・カウンタ内の値と、前記レジスタ内に記憶
された前記選択された発生とを比較する段階と、 前記エラー・カウンタ内の前記値が前記レジスタ内に記
憶された前記選択されたエラーの発生と等しいとの判定
に応答して、前記第１のクロック信号をディスエーブル
する段階とを含むことを特徴とする、請求項７に記載の
電気回路デバイスを試験する方法。 - 【請求項９】第２のクロック信号を生成する段階をさら
に含み、 前記エラー・カウンタ内の前記値が前記レジスタ内に記
憶された前記選択された発生と等しいとの判定に応答し
て、前記第２のクロック信号がディスエーブルされ、前
記第２のクロックがイネーブルされた場合にだけエラー
の検出に応答して前記エラー・カウンタが増分されるこ
とを特徴とする、請求項７に記載の電気回路デバイスを
試験する方法。 - 【請求項１０】前記集積回路が、試験情報を含む複数の
ラッチを有し、前記方法が、さらにその後、前記複数の
ラッチ内に含まれる前記試験情報を読み取る段階を含む
ことを特徴とする、請求項７に記載の電気回路デバイス
を試験する方法。 - 【請求項１１】前記電気回路がメモリを含み、前記集積
回路が、前記メモリ内のアクセスされている現アドレス
を示すアドレス・レジスタを含み、前記第１のクロック
信号の前記ディスエーブル後に、前記アドレス・レジス
タが、前記選択されたエラーの発生が検出されたときに
アクセスされる前記メモリ内の特定のアドレスを示すこ
とを特徴とする、請求項７に記載の電気回路デバイスを
試験する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52984295A | 1995-09-18 | 1995-09-18 | |
| US08/529842 | 1995-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09127206A true JPH09127206A (ja) | 1997-05-16 |
Family
ID=24111467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8239194A Pending JPH09127206A (ja) | 1995-09-18 | 1996-09-10 | 選択した障害に関する障害情報を捕捉する集積回路試験用の方法および組込み型自己試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5912901A (ja) |
| JP (1) | JPH09127206A (ja) |
| KR (1) | KR100234504B1 (ja) |
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