JPH0358378A - Ｄｒａｍ制御回路 - Google Patents
Ｄｒａｍ制御回路Info
- Publication number
- JPH0358378A JPH0358378A JP1195073A JP19507389A JPH0358378A JP H0358378 A JPH0358378 A JP H0358378A JP 1195073 A JP1195073 A JP 1195073A JP 19507389 A JP19507389 A JP 19507389A JP H0358378 A JPH0358378 A JP H0358378A
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- JP
- Japan
- Prior art keywords
- ras
- control circuit
- cas
- becomes
- dram control
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＤＲＡＭを使用した記憶装置に関するもので
ある。
ある。
従来の技術
第３図は従来のＤＲＡＭ制御回路の一部を示すものであ
る。第３図に於いて、ＭＷＴＣはライト要求信号，ＭＲ
ＤＣはリード要求信号、ＲＥＦぱリフレッシュ要求信号
、ＳＥＬは選択信号、ＲＡＳとＣＡＳはそれぞれＤＲＡ
Ｍへのロー・アドレス・ストローブ信号とカラム・アド
レス・ストロープ信号であり、全ての信号はアクティブ
″ｏ”である。２１・２５・２６ぱＯＲゲート、２４ぱ
Ｄタイプ・フリップフロップ、２７・２８はＮＡＮＤゲ
ート、２２・２３は遅延素子である。
る。第３図に於いて、ＭＷＴＣはライト要求信号，ＭＲ
ＤＣはリード要求信号、ＲＥＦぱリフレッシュ要求信号
、ＳＥＬは選択信号、ＲＡＳとＣＡＳはそれぞれＤＲＡ
Ｍへのロー・アドレス・ストローブ信号とカラム・アド
レス・ストロープ信号であり、全ての信号はアクティブ
″ｏ”である。２１・２５・２６ぱＯＲゲート、２４ぱ
Ｄタイプ・フリップフロップ、２７・２８はＮＡＮＤゲ
ート、２２・２３は遅延素子である。
次に第４図を用いてこの回路の動作を説明する。
第４図は第３図の回路の動作を示すタイミングチャート
であシ、ゲートと７リソブフロップによる信号の遅延は
無視している。豊た各信号の上段は”１″を示し、下段
は”○”を示すものとする。
であシ、ゲートと７リソブフロップによる信号の遅延は
無視している。豊た各信号の上段は”１″を示し、下段
は”○”を示すものとする。
既にＳＥＬが”ｏ”である時、ＭＷ Ｔ Ｃ （！：
ＭＲＤＣのどちらか一方が”０”となるとＲＡＳは゛０
”となり、Ｔ１後ＣＡＳは”○”となる。さらにＴ２後
ＲＡＳは”１”となる。Ｔ１とＴ２はそれぞれ遅延素子
２２と２３の遅延時間である。次にＭＷＴＣとＭＲＤＣ
の両方が″１″となるとＣＡＳは”１”となる。
ＭＲＤＣのどちらか一方が”０”となるとＲＡＳは゛０
”となり、Ｔ１後ＣＡＳは”○”となる。さらにＴ２後
ＲＡＳは”１”となる。Ｔ１とＴ２はそれぞれ遅延素子
２２と２３の遅延時間である。次にＭＷＴＣとＭＲＤＣ
の両方が″１″となるとＣＡＳは”１”となる。
ＲＥＦが”０”である時、これと対応してＲＡＳも″０
”となる。
”となる。
発明が解決しようとする課題
しかしながら上記の従来の方式では、外部からのタイミ
ング信号を使用せずＲＡＳとＣＡＳを発生しているが、
リフレッシュがＲＡＳオンリー・モードで行なわれるた
め次の欠点がある。
ング信号を使用せずＲＡＳとＣＡＳを発生しているが、
リフレッシュがＲＡＳオンリー・モードで行なわれるた
め次の欠点がある。
ＲＡＳオンリー・モードでリフレッシュを行なう場合、
ＤＲＡＭに対してリフレッシュ・アドレスを入力しなけ
ればならない。このためＤＲＡＭ制御回路には、リフレ
ッシュ・アドレスの生成機能及びリード・ライト動作時
のアドレスとリフレッシュ・アドレスの切換え機能が必
要である。これらの機能を満たすため、ＤＲＡＭ制御回
路全体では必要とする素子数が多くなり動作も複雑とな
っている。
ＤＲＡＭに対してリフレッシュ・アドレスを入力しなけ
ればならない。このためＤＲＡＭ制御回路には、リフレ
ッシュ・アドレスの生成機能及びリード・ライト動作時
のアドレスとリフレッシュ・アドレスの切換え機能が必
要である。これらの機能を満たすため、ＤＲＡＭ制御回
路全体では必要とする素子数が多くなり動作も複雑とな
っている。
本発明はこのような従来の課題を解消するものであり、
よう少ない素子数で動作も単純なＤＲＡＭ制御回路を実
現することを目的とする。
よう少ない素子数で動作も単純なＤＲＡＭ制御回路を実
現することを目的とする。
課題を解決するための手段
上記目的を達或するために本発明のＤＲＡＭ制御回路は
、２個の遅延素子と順序回路と組合せ回路で構成され、
リード・ライト動作とＣＡＳｂｅｆｏｒｅ Ｒ Ａ Ｓ
モードによるリフレッシュ動作に対応するＲＡＳ−ＣＡ
Ｓの発生機能を備えたものである。
、２個の遅延素子と順序回路と組合せ回路で構成され、
リード・ライト動作とＣＡＳｂｅｆｏｒｅ Ｒ Ａ Ｓ
モードによるリフレッシュ動作に対応するＲＡＳ−ＣＡ
Ｓの発生機能を備えたものである。
作 用
上記構成により、本発明のＤＲＡＭ制御回路は，リフレ
ッシュ動作をＣＡＳｂｅ壬ｏｒｅ ＲＡＳモードによ
り行なうので、リフレッシュ・アドレスの発生機能及び
リード・ライト動作時のアドレスとリフレッシュ・アド
レスの切換え機能を必要としない。
ッシュ動作をＣＡＳｂｅ壬ｏｒｅ ＲＡＳモードによ
り行なうので、リフレッシュ・アドレスの発生機能及び
リード・ライト動作時のアドレスとリフレッシュ・アド
レスの切換え機能を必要としない。
１た、リード・ライト動作及びリフレッシュに対応する
ＲＡＳ−ＣＡＳのタイミングは共に２個の遅延素子によ
る遅延時間をもとに生成される。
ＲＡＳ−ＣＡＳのタイミングは共に２個の遅延素子によ
る遅延時間をもとに生成される。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の実施例に於けるＤＲＡＭ制御
回路の一部を示すものである。第１図に於いて、１はＯ
Ｒゲート、２・３は遅延素子、４・８はＡＮＤゲート、
６はＤタイプ・フリップフ口ツノ、６・７・１ｏ・１１
はＮＡＮＤゲート、９・１２ぱＮＯＲゲートである。Ｍ
ＷＴＣはライト要求信号、ＭＲＤＣはリード要求信号、
ＲＥＦはリフレッシュ要求信号、ＳＥＬは選択信号、Ｒ
ＡＳとＣＡＳはそれぞれＤＲＡＭへのロー・アドレス・
ストローブ信号とカラム・ストローブ信号であシ、全て
の信号はアクティブ″０”である。
明する。第１図は本発明の実施例に於けるＤＲＡＭ制御
回路の一部を示すものである。第１図に於いて、１はＯ
Ｒゲート、２・３は遅延素子、４・８はＡＮＤゲート、
６はＤタイプ・フリップフ口ツノ、６・７・１ｏ・１１
はＮＡＮＤゲート、９・１２ぱＮＯＲゲートである。Ｍ
ＷＴＣはライト要求信号、ＭＲＤＣはリード要求信号、
ＲＥＦはリフレッシュ要求信号、ＳＥＬは選択信号、Ｒ
ＡＳとＣＡＳはそれぞれＤＲＡＭへのロー・アドレス・
ストローブ信号とカラム・ストローブ信号であシ、全て
の信号はアクティブ″０”である。
次に第２図を用いてこの回路の動作を説明する。
第２図は第１図の回路の動作を示すタイミングチャート
であう、ゲートとフリップフロップによる信号の遅延は
無視している。１た各信号の上段は”１”を示し、下段
は”０”を示すものとする。
であう、ゲートとフリップフロップによる信号の遅延は
無視している。１た各信号の上段は”１”を示し、下段
は”０”を示すものとする。
既にＳＥＬが”０”である時、ＭＷＴＣとＭＲＤＣのど
ちらか一方が′０”となるとＲＡＳは”０”となシ、Ｔ
１後ＣＡＳぱ”０“となる。
ちらか一方が′０”となるとＲＡＳは”０”となシ、Ｔ
１後ＣＡＳぱ”０“となる。
さらにＴ２後ＲＡＳは″１″となる。Ｔ１とＴ２はそれ
ぞれ遅延素子２と３の遅延時間である。次次にＭＷＴＣ
とＭＲＤＣの両方が”１″となるとＣＡＳは”１”とな
る。以上の動作については第３図に示す従来例と同じ動
作である。
ぞれ遅延素子２と３の遅延時間である。次次にＭＷＴＣ
とＭＲＤＣの両方が”１″となるとＣＡＳは”１”とな
る。以上の動作については第３図に示す従来例と同じ動
作である。
ＲＥＦが”０”となるとＣＡＳは”０″となり、Ｔ１後
ＲＡＳは″０″となる。さらにＴ２後ＣＡＳは”１′と
なる。次にＲＥＦが”１″となるとＲＡＳは″１″にな
る。この動作はＣ Ａ Ｓ ｂｅｆｏｒｅＲＡＳモー
ドによるリフレッシュ動作であシ、ＤＲＡＭへはリフレ
ッシュ アドレスを入力する必要がなくなる。
ＲＡＳは″０″となる。さらにＴ２後ＣＡＳは”１′と
なる。次にＲＥＦが”１″となるとＲＡＳは″１″にな
る。この動作はＣ Ａ Ｓ ｂｅｆｏｒｅＲＡＳモー
ドによるリフレッシュ動作であシ、ＤＲＡＭへはリフレ
ッシュ アドレスを入力する必要がなくなる。
発明の効果
以上のように本発明はＣＡＳ ｂｅｆｏｒｅ ＲＡＳ
モードによるリフレッシュ動作に対応するＲＡＳ・ＣＡ
ＳＯ生成機能を備えることにより、素子数がより少ない
動作の単純な優れたＤＲＡＭ制御回路実現できるもので
ある。
モードによるリフレッシュ動作に対応するＲＡＳ・ＣＡ
ＳＯ生成機能を備えることにより、素子数がより少ない
動作の単純な優れたＤＲＡＭ制御回路実現できるもので
ある。
第１図は本発明の一実施例に釦けるＤＲＡＭ制御回路の
一部を示す回路図、第２図は第１図の回路の動作を示す
タイミング図、第３図は従来のＤＲＡＭ制御回路の一部
を示す回路図、第４図は第３図の回路の動作を示すタイ
ミング図である。 １ ・２１ ・２５・２６・・・・・・ＯＲゲート、２
・３・２２・２３・・・・・遅延素子、４・８・・・・
・・ＡＮＤゲート、６・２４・・・・・・Ｄタイプ・フ
リップ７ロップ、６・７ １０・１１・２γ・２８・・
・・・・ＮＡＮＤゲート、９ １２・・・・・・ＮＯＲ
ゲート。
一部を示す回路図、第２図は第１図の回路の動作を示す
タイミング図、第３図は従来のＤＲＡＭ制御回路の一部
を示す回路図、第４図は第３図の回路の動作を示すタイ
ミング図である。 １ ・２１ ・２５・２６・・・・・・ＯＲゲート、２
・３・２２・２３・・・・・遅延素子、４・８・・・・
・・ＡＮＤゲート、６・２４・・・・・・Ｄタイプ・フ
リップ７ロップ、６・７ １０・１１・２γ・２８・・
・・・・ＮＡＮＤゲート、９ １２・・・・・・ＮＯＲ
ゲート。
Claims (1)
- ＤＲＡＭを使用した記憶装置に於いて、遅延素子と順序
回路と組合せ回路で構成され、遅延素子をリード・ライ
ト動作に対応するロー・アドレス・ストローブ（ＲＡＳ
）とカラム・アドレス・ストローブ（ＣＡＳ）のタイミ
ング生成に使用すると同時にＣＡＳビフォア（ｂｅｆｏ
ｒｅ）ＲＡＳモードによるリフレッシュ動作に対応する
前記ＲＡＳと前記ＣＡＳのタイミング生成にも使用する
ことを特徴とするＤＲＡＭ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195073A JPH0358378A (ja) | 1989-07-26 | 1989-07-26 | Ｄｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195073A JPH0358378A (ja) | 1989-07-26 | 1989-07-26 | Ｄｒａｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358378A true JPH0358378A (ja) | 1991-03-13 |
Family
ID=16335106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195073A Pending JPH0358378A (ja) | 1989-07-26 | 1989-07-26 | Ｄｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993022769A1 (fr) * | 1992-04-24 | 1993-11-11 | Citizen Watch Co., Ltd. | Memoire ram dynamique |
-
1989
- 1989-07-26 JP JP1195073A patent/JPH0358378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993022769A1 (fr) * | 1992-04-24 | 1993-11-11 | Citizen Watch Co., Ltd. | Memoire ram dynamique |
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