JPH0461096A - メモリー制御装置 - Google Patents
メモリー制御装置Info
- Publication number
- JPH0461096A JPH0461096A JP2173470A JP17347090A JPH0461096A JP H0461096 A JPH0461096 A JP H0461096A JP 2173470 A JP2173470 A JP 2173470A JP 17347090 A JP17347090 A JP 17347090A JP H0461096 A JPH0461096 A JP H0461096A
- Authority
- JP
- Japan
- Prior art keywords
- write
- input
- read
- delay circuit
- clock
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ記憶装置におけるメモリーへの書込み
、または読出し動作の制御を行うメモリー制御装置に関
するものである。
、または読出し動作の制御を行うメモリー制御装置に関
するものである。
従来の技術
近年、情報化社会の到来によって、多くのデータが扱わ
れるようになり、これに伴いこれらのデータを記録、再
生することにか重要になり、さらに、より高度な記録、
再生技術が要望されるようになってきた。また、半導体
技術のめざましい進歩によって半導体メモリーの価格が
下がるとともに、大容量、高速の半導体メモリーが商品
化され、データの記録媒体として半導体メモリーが多く
用いられるようになった。
れるようになり、これに伴いこれらのデータを記録、再
生することにか重要になり、さらに、より高度な記録、
再生技術が要望されるようになってきた。また、半導体
技術のめざましい進歩によって半導体メモリーの価格が
下がるとともに、大容量、高速の半導体メモリーが商品
化され、データの記録媒体として半導体メモリーが多く
用いられるようになった。
第３図に半導体メモリー（以降、Ｒ，Ａ Ｍと略する）
をデータ記憶媒体として使用したデータ記録、再生シス
テムの一例を示す。第３図において、３１はＲＡＭ、３
２は競合調整装置、３３はメモリー制御装置である。Ｒ
ＡＭ３１は書込みと読出しを同時に行うことができない
ため、ＲＡＭ３１に対していずれか一方の動作をするよ
うに書込みと要求と読出し要求の競合を調整する必要が
あり、この操作を行うのが競合調整装置３２である。例
えば、ＲＡＭ３１が書込み動作時に読出し要求が入力さ
れた場合にＲＡＭ３１の書込み動作が終了するまでメモ
リー制御装置３３に対し、読出し開始信号Ｒ８Ｔの発生
を停止し、ＲＡＭ３１の書込み動作が終了してから読出
し開始信号Ｒ３Ｔを発生する。
をデータ記憶媒体として使用したデータ記録、再生シス
テムの一例を示す。第３図において、３１はＲＡＭ、３
２は競合調整装置、３３はメモリー制御装置である。Ｒ
ＡＭ３１は書込みと読出しを同時に行うことができない
ため、ＲＡＭ３１に対していずれか一方の動作をするよ
うに書込みと要求と読出し要求の競合を調整する必要が
あり、この操作を行うのが競合調整装置３２である。例
えば、ＲＡＭ３１が書込み動作時に読出し要求が入力さ
れた場合にＲＡＭ３１の書込み動作が終了するまでメモ
リー制御装置３３に対し、読出し開始信号Ｒ８Ｔの発生
を停止し、ＲＡＭ３１の書込み動作が終了してから読出
し開始信号Ｒ３Ｔを発生する。
あるいは、その逆に、ＲＡＭ３１が読出し動作時に書込
み要求が入力された場合にＲＡＭ３１の読出し動作が終
了するまでメモリー制御装置３３に対し、書込み開始信
号ＷＳＴの発生を停止し、ＲＡＭ３１の読出し動作が終
了してから書込み開始信号ＷＳＴを発生する。競合調整
装置３２の出力結果から、ＲＡＭ３１を制御する信号を
発生するのがメモリー制御装置３３である。
み要求が入力された場合にＲＡＭ３１の読出し動作が終
了するまでメモリー制御装置３３に対し、書込み開始信
号ＷＳＴの発生を停止し、ＲＡＭ３１の読出し動作が終
了してから書込み開始信号ＷＳＴを発生する。競合調整
装置３２の出力結果から、ＲＡＭ３１を制御する信号を
発生するのがメモリー制御装置３３である。
メモリー制御装置３３の一例を第４図に示す。
メモリー制御装置３３は、同期型遅延回路４１゜４３と
ＲＳフリップ・フロップ回路（以降、Ｒ５・ＦＦと称す
）４２．４４によって構成され、書込み開始信号ＷＳＴ
を同期型遅延回路４１の入力とＲ８−ＦＦ４２のセット
入力（以降、Ｓ入力と略する）に接続し、同期型遅延回
路４１の出力をＲ８−ＦＦ４２のリセット入力（以降、
Ｒ入力と略する）に接続し、さらに、読出し開始信号Ｒ
８Ｔを同期型遅延回路４３の入力とＲ５−ＦＦ４４のＳ
入力に接続し、同期型遅延回路４３の出力をＲ３−ＦＦ
４４のＲ入力に接続することによって、構成されている
。
ＲＳフリップ・フロップ回路（以降、Ｒ５・ＦＦと称す
）４２．４４によって構成され、書込み開始信号ＷＳＴ
を同期型遅延回路４１の入力とＲ８−ＦＦ４２のセット
入力（以降、Ｓ入力と略する）に接続し、同期型遅延回
路４１の出力をＲ８−ＦＦ４２のリセット入力（以降、
Ｒ入力と略する）に接続し、さらに、読出し開始信号Ｒ
８Ｔを同期型遅延回路４３の入力とＲ５−ＦＦ４４のＳ
入力に接続し、同期型遅延回路４３の出力をＲ３−ＦＦ
４４のＲ入力に接続することによって、構成されている
。
第５図に、メモリー制御装置３３の基本的動作を示す。
競合調整装置３２の出力である書込み開始信号ＷＳＴが
“Ｈ”になった古き、Ｒ５−ＦＦ４２のＳ入力が“Ｈ”
、Ｒ入力が“Ｌ”になるためＲ８−ＦＦ４２の出力であ
る書込み制御信号ＷＲＴは“Ｈ”になる。次に、同期型
遅延回路４１に遅延設定クロック数（第５図では、２ク
ロツク）の書込みクロックＷＣＬＫが入力されると同期
型遅延回路４１の出力ＷＲ３が“Ｈ”となり、Ｒ５−Ｆ
Ｆ４２のＲ入力がＨ”、Ｓ入力が“Ｌ”になるためＲ３
−ＦＦ４２の出力である書込み制御信号ＷＲＴは“Ｌ″
になる。従って同期型遅延回路４１の遅延クロック数の
設定をＲＡＭ３１の書込み動作時間に設定することによ
ってＲＡＭ３１の書込み制御信号ＷＲＴを発生し、デー
タの書込み動作を行うことができる。
“Ｈ”になった古き、Ｒ５−ＦＦ４２のＳ入力が“Ｈ”
、Ｒ入力が“Ｌ”になるためＲ８−ＦＦ４２の出力であ
る書込み制御信号ＷＲＴは“Ｈ”になる。次に、同期型
遅延回路４１に遅延設定クロック数（第５図では、２ク
ロツク）の書込みクロックＷＣＬＫが入力されると同期
型遅延回路４１の出力ＷＲ３が“Ｈ”となり、Ｒ５−Ｆ
Ｆ４２のＲ入力がＨ”、Ｓ入力が“Ｌ”になるためＲ３
−ＦＦ４２の出力である書込み制御信号ＷＲＴは“Ｌ″
になる。従って同期型遅延回路４１の遅延クロック数の
設定をＲＡＭ３１の書込み動作時間に設定することによ
ってＲＡＭ３１の書込み制御信号ＷＲＴを発生し、デー
タの書込み動作を行うことができる。
同様にして、競合調整装置３２の出力である読出し開始
信号Ｒ３Ｔが“Ｈ”になったとき、Ｒ８・ＦＦ４４のＳ
入力が“Ｈ”、Ｒ入力が“Ｌ”になるためＲ３−ＦＦの
出力である読出し制御信号ＲＥＤは“Ｈ”になる。次に
、同期型遅延回路４３に遅延設定クロック数の読出しク
ロックＲＣＬＫが入力されると同期型遅延回路４３の出
力ＲＲ８が“Ｈ”となり、Ｒ３−ＦＦ４４のＲ入力が“
Ｈ”Ｓ入力が“Ｌ”になるためＲ５−ＦＦ４４である読
出し制御信号ＲＥＤは“Ｌ”になる。従って、同期型遅
延回路４３の遅延クロック数の設定をＲＡＭ３１の読出
し動作時間を設定することによってＲＡＭ３１の読出し
制御信号ＲＥＤを発生し、データの読出し動作を行うこ
とができる。
信号Ｒ３Ｔが“Ｈ”になったとき、Ｒ８・ＦＦ４４のＳ
入力が“Ｈ”、Ｒ入力が“Ｌ”になるためＲ３−ＦＦの
出力である読出し制御信号ＲＥＤは“Ｈ”になる。次に
、同期型遅延回路４３に遅延設定クロック数の読出しク
ロックＲＣＬＫが入力されると同期型遅延回路４３の出
力ＲＲ８が“Ｈ”となり、Ｒ３−ＦＦ４４のＲ入力が“
Ｈ”Ｓ入力が“Ｌ”になるためＲ５−ＦＦ４４である読
出し制御信号ＲＥＤは“Ｌ”になる。従って、同期型遅
延回路４３の遅延クロック数の設定をＲＡＭ３１の読出
し動作時間を設定することによってＲＡＭ３１の読出し
制御信号ＲＥＤを発生し、データの読出し動作を行うこ
とができる。
これらのように、ＲＡＭ３１の動作に必要な時間相当の
遅延クロック数を同期型遅延回路４２゜４４に設定する
ことによって、ＲＡＭ３１の書込み制御信号ＷＲＴや読
出し制御信号ＲＥＤを発生することができる。
遅延クロック数を同期型遅延回路４２゜４４に設定する
ことによって、ＲＡＭ３１の書込み制御信号ＷＲＴや読
出し制御信号ＲＥＤを発生することができる。
発明が解決しようとする課題
前記従来の構成では、同期型遅延回路４１に入力される
書込みクロックＷＣＬＫと、同期型遅延回路４３に入力
される読出しクロックＲ，ＣＬ Ｋが同一周波数である
場合は、特に問題が生じない。
書込みクロックＷＣＬＫと、同期型遅延回路４３に入力
される読出しクロックＲ，ＣＬ Ｋが同一周波数である
場合は、特に問題が生じない。
しかし、書込みクロックＷＣＬＫが停止する場合、第６
図に示すようになる。書込み開始信号ＷＳＴが“Ｈ”に
なると１込み制御信号ＷＲＴが“Ｈ”になり、ＲＡＭ３
１に対して書込み動作を開始する。この状態で書込みク
ロックＷＣＬＫのみが停止すると、書込み制御信号ＷＲ
Ｔは“Ｈ”のままになりＲＡＭ３１は書込み状態を保持
してまうため読出しクロックＲＣＬＫが与えられていて
も、ＲＡＭ３１は読出し動作が行うことができな（なる
。同様に、ＲＡＭ３１が読出し状態にある時、書込みク
ロックＷＣＬＫが停止せずに、読出しクロックＲＣＬＫ
が停止した場合は、書込み動作が行われなくなる。さら
に、書込みクロックＷＣＬＫ、または読出しクロックＲ
ＣＬＫのいずれか一方の周波数が低下した場合も同様で
ある。
図に示すようになる。書込み開始信号ＷＳＴが“Ｈ”に
なると１込み制御信号ＷＲＴが“Ｈ”になり、ＲＡＭ３
１に対して書込み動作を開始する。この状態で書込みク
ロックＷＣＬＫのみが停止すると、書込み制御信号ＷＲ
Ｔは“Ｈ”のままになりＲＡＭ３１は書込み状態を保持
してまうため読出しクロックＲＣＬＫが与えられていて
も、ＲＡＭ３１は読出し動作が行うことができな（なる
。同様に、ＲＡＭ３１が読出し状態にある時、書込みク
ロックＷＣＬＫが停止せずに、読出しクロックＲＣＬＫ
が停止した場合は、書込み動作が行われなくなる。さら
に、書込みクロックＷＣＬＫ、または読出しクロックＲ
ＣＬＫのいずれか一方の周波数が低下した場合も同様で
ある。
また、書込みクロックＷＣＬＫ、または読出しクロック
ＲＣＬＫの周波数が上昇した場合、ＲＡＭ３１への書込
み動作時間、又は読出し動作時間が不十分となり、誤動
作やデータの破壊を弓き起こすことになる。
ＲＣＬＫの周波数が上昇した場合、ＲＡＭ３１への書込
み動作時間、又は読出し動作時間が不十分となり、誤動
作やデータの破壊を弓き起こすことになる。
従って、書込みクロックＷＣＬＫ、読出しクロックＲＣ
ＬＫの一方、又は両方の周波数が変化するシステムや、
書込みクロックＷＣＬＫ、または読出しクロックＲＣＬ
Ｋが停止するシステムにおいては、前記の構成のメモリ
ー制御装置３３を使用することができず、また前記の構
成のメモリー制御装置３３を使用したシステムでは書込
みクロックＷＣＬＫ、読出しクロックＲＣＬＫの一方、
又は両方の周波数が変化することや、書込みクロックＷ
ＣＬＫ、または読出しクロックＲＣＬＫが停止すること
ができない。
ＬＫの一方、又は両方の周波数が変化するシステムや、
書込みクロックＷＣＬＫ、または読出しクロックＲＣＬ
Ｋが停止するシステムにおいては、前記の構成のメモリ
ー制御装置３３を使用することができず、また前記の構
成のメモリー制御装置３３を使用したシステムでは書込
みクロックＷＣＬＫ、読出しクロックＲＣＬＫの一方、
又は両方の周波数が変化することや、書込みクロックＷ
ＣＬＫ、または読出しクロックＲＣＬＫが停止すること
ができない。
本発明は、前記課題を解決し、書込みクロック、読出し
クロックの一方、又は両方の周波数が変化する場合や、
書込みクロック、または読出しクロックが停止する場合
でも、書込み動作や読出し動作を正常に行うことのでき
るメモリー制御装置を提供することを目的とする。
クロックの一方、又は両方の周波数が変化する場合や、
書込みクロック、または読出しクロックが停止する場合
でも、書込み動作や読出し動作を正常に行うことのでき
るメモリー制御装置を提供することを目的とする。
課題を解決するための手段
前記課題を解決するために、本発明は、入力信号を遅延
する非同期型遅延回路とＲ８−ＦＦによって構成され、
前記非同期型遅延回路の入力と前記Ｒ８−ＦＦのＳ入力
を接続し、前記非同期型遅延回路の出力と前記Ｒ３−Ｆ
ＦのＲ入力を接続することによって、メモリー動作制御
信号を発生するメモリー制御装置である。
する非同期型遅延回路とＲ８−ＦＦによって構成され、
前記非同期型遅延回路の入力と前記Ｒ８−ＦＦのＳ入力
を接続し、前記非同期型遅延回路の出力と前記Ｒ３−Ｆ
ＦのＲ入力を接続することによって、メモリー動作制御
信号を発生するメモリー制御装置である。
作用
前記の構成によって、従来では不可能であった書込みク
ロック、読出しクロックの一方、又は両方の周波数が変
化する場合や、書込みクロック、または読出しクロック
が停止する場合でも、書込み動作や読出し動作を正常に
行うことが可能となる。
ロック、読出しクロックの一方、又は両方の周波数が変
化する場合や、書込みクロック、または読出しクロック
が停止する場合でも、書込み動作や読出し動作を正常に
行うことが可能となる。
実施例
第１図に本発明の一実施例のメモリー制御装置を示す。
第１図において、１１．１３は非同期型遅延回路、１２
．１４はＲ８−ＦＦで構成され、書込み開始信号ＷＳＴ
を非同期型遅延回路１１の入力とＲ３−ＦＦ１２のＳ入
力に接続し、非同期型遅延回路１１の出力をＲ３−ＦＦ
１２のＲ入力に接続し、さらに、読込み開始信号Ｒ８Ｔ
を非同期型遅延回路１３の入力とＲ３−ＦＦ１４のＳ入
力に接続し、非同期型遅延回路１３の出力をＲ８・ＦＦ
１４のＲ入力に接続することによって、構成されている
。入力ＷＳＴに対して、非同期型遅延回路１１の出力Ｗ
Ｒ５は一定の遅延時間後に出力され、Ｒ８−ＦＦ１２の
Ｓ入力からＲ入力までの遅延時間が一定となるので、書
込み制御信号ＷＲＴは常に一定の時間だけ出力される。
．１４はＲ８−ＦＦで構成され、書込み開始信号ＷＳＴ
を非同期型遅延回路１１の入力とＲ３−ＦＦ１２のＳ入
力に接続し、非同期型遅延回路１１の出力をＲ３−ＦＦ
１２のＲ入力に接続し、さらに、読込み開始信号Ｒ８Ｔ
を非同期型遅延回路１３の入力とＲ３−ＦＦ１４のＳ入
力に接続し、非同期型遅延回路１３の出力をＲ８・ＦＦ
１４のＲ入力に接続することによって、構成されている
。入力ＷＳＴに対して、非同期型遅延回路１１の出力Ｗ
Ｒ５は一定の遅延時間後に出力され、Ｒ８−ＦＦ１２の
Ｓ入力からＲ入力までの遅延時間が一定となるので、書
込み制御信号ＷＲＴは常に一定の時間だけ出力される。
同様に入力Ｒ３Ｔに対して、非同期型遅延回路１３の出
力ＲＲ３は一定の遅延時間後に出力され、Ｒ８・ＦＦ１
４のＳ入力からＲ入力までの遅延時間が一定となるので
、読出し制御信号ＲＲＴは常に一定の時間だけ出力され
る。
力ＲＲ３は一定の遅延時間後に出力され、Ｒ８・ＦＦ１
４のＳ入力からＲ入力までの遅延時間が一定となるので
、読出し制御信号ＲＲＴは常に一定の時間だけ出力され
る。
前記本発明にかかる構成のメモリー制御装置を前記第３
図のシステムに使用した場合、書込みクロックＷＣＬＫ
と読出しクロックＲＣＬＫの周波数が同一であり、書込
みクロックＷＣＬＫと読出しクロックＲＣＬＫのいずれ
も停止しない場合は、従来のメモリー制御装置と同様の
動作である。
図のシステムに使用した場合、書込みクロックＷＣＬＫ
と読出しクロックＲＣＬＫの周波数が同一であり、書込
みクロックＷＣＬＫと読出しクロックＲＣＬＫのいずれ
も停止しない場合は、従来のメモリー制御装置と同様の
動作である。
書込みクロックＷＣＬＫが停止する場合の動作を第２図
に示す。書込み開始信号ＷＳＴに対して、非同期型遅延
回路１１の出力Ｗ ＲＳは書込みクロックＷＣＬＫに関
係なく一定の遅延時間後に出力されるので、書込み制御
信号ＷＲＴは常に一定の時間だけ出力される。同様に読
出し開始信号ＲＳＴに対して、非同期型遅延回路１３の
出力ＲＲ８は読出しクロックＲＣＬＫに関係なく一定の
遅延時間後に出力されるので、読出し制御信号ＲＲＴは
常に一定の時間だけ出力される。
に示す。書込み開始信号ＷＳＴに対して、非同期型遅延
回路１１の出力Ｗ ＲＳは書込みクロックＷＣＬＫに関
係なく一定の遅延時間後に出力されるので、書込み制御
信号ＷＲＴは常に一定の時間だけ出力される。同様に読
出し開始信号ＲＳＴに対して、非同期型遅延回路１３の
出力ＲＲ８は読出しクロックＲＣＬＫに関係なく一定の
遅延時間後に出力されるので、読出し制御信号ＲＲＴは
常に一定の時間だけ出力される。
従って、非同期型遅延回路１１の遅延時間をＲＡＭ３１
の書込み動作に要する時間に設定し、非同期型遅延回路
１３の遅延時間をＲＡＭ３１の読出し動作に要する時間
に設定することによって、従来では不可能であった書込
みクロック、読出しクロックの一方、又は両方の周波数
が変化する場合や、書込みクロック、または読出しクロ
ックが停止する場合でも、書込み動作や読出し動作を正
常に行うことが可能となる。
の書込み動作に要する時間に設定し、非同期型遅延回路
１３の遅延時間をＲＡＭ３１の読出し動作に要する時間
に設定することによって、従来では不可能であった書込
みクロック、読出しクロックの一方、又は両方の周波数
が変化する場合や、書込みクロック、または読出しクロ
ックが停止する場合でも、書込み動作や読出し動作を正
常に行うことが可能となる。
発明の詳細
な説明してきたように、本発明にかかるメモリー制御装
置は、書込みクロック、読出しクロックの一方、又は両
方の周波数が変化するシステムや、書込みクロック、ま
たは読出しクロックが停止するシステムにおいても、Ｒ
ＡＭに対して、書込み動作や読出し動作を正常に行う効
果がある。
置は、書込みクロック、読出しクロックの一方、又は両
方の周波数が変化するシステムや、書込みクロック、ま
たは読出しクロックが停止するシステムにおいても、Ｒ
ＡＭに対して、書込み動作や読出し動作を正常に行う効
果がある。
第１図は本発明の一実施例におけるメモリー制御装置の
ブロック図、第２図は本発明のメモリー制御装置の動作
を示したタイミング図、第３図はメモリー制御装置を使
用するシステム構成を示したブロック図、第４図は従来
のメモリー制御装置のブロック図、第５図、第６図は従
来例のメモリー制御装置の動作を示したタイミング図で
ある。 １１．１３・・・・・・非同期型遅延回路、１２，１４
゜４２．４４・・・・・・ＲＳフリップ・フロップ回路
、３１・・・・・・ＲＡＭ、３２・・・・・・競合調整
装置、３３・・・・・・メモリー制御装置、４１．４３
・・・・・・同期型遅延回路。
ブロック図、第２図は本発明のメモリー制御装置の動作
を示したタイミング図、第３図はメモリー制御装置を使
用するシステム構成を示したブロック図、第４図は従来
のメモリー制御装置のブロック図、第５図、第６図は従
来例のメモリー制御装置の動作を示したタイミング図で
ある。 １１．１３・・・・・・非同期型遅延回路、１２，１４
゜４２．４４・・・・・・ＲＳフリップ・フロップ回路
、３１・・・・・・ＲＡＭ、３２・・・・・・競合調整
装置、３３・・・・・・メモリー制御装置、４１．４３
・・・・・・同期型遅延回路。
Claims (1)
- 入力信号を遅延する非同期型遅延回路と、ＲＳフリップ
・フロップ回路によって構成され、前記非同期型遅延回
路の入力と前記ＲＳフリップ・フロップ回路のセット入
力を接続し、前記非同期型遅延回路の出力と前記ＲＳフ
リップ・フロップ回路のリセット入力を接続することに
よって、メモリー動作制御信号を発生するメモリー制御
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173470A JPH0461096A (ja) | 1990-06-29 | 1990-06-29 | メモリー制御装置 |
| EP19910110897 EP0464756A3 (en) | 1990-06-29 | 1991-07-01 | Memory control device |
| US07/723,613 US5233557A (en) | 1990-06-29 | 1991-07-01 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173470A JPH0461096A (ja) | 1990-06-29 | 1990-06-29 | メモリー制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461096A true JPH0461096A (ja) | 1992-02-27 |
Family
ID=15961081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173470A Pending JPH0461096A (ja) | 1990-06-29 | 1990-06-29 | メモリー制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5233557A (ja) |
| EP (1) | EP0464756A3 (ja) |
| JP (1) | JPH0461096A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5708613A (en) * | 1996-07-22 | 1998-01-13 | International Business Machines Corporation | High performance redundancy in an integrated memory system |
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| US7707621B2 (en) * | 2002-12-02 | 2010-04-27 | Silverbrook Research Pty Ltd | Creation and usage of mutually exclusive messages |
| US8843722B2 (en) * | 2010-01-25 | 2014-09-23 | Hewlett-Packard Development Company, L.P. | Reset dampener |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55162623A (en) * | 1979-06-06 | 1980-12-18 | Fujitsu Ltd | Monostable multivibrator |
Family Cites Families (4)
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|---|---|---|---|---|
| US4476401A (en) * | 1983-01-31 | 1984-10-09 | Motorola, Inc. | Write strobe generator for clock synchronized memory |
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| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
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-
1990
- 1990-06-29 JP JP2173470A patent/JPH0461096A/ja active Pending
-
1991
- 1991-07-01 EP EP19910110897 patent/EP0464756A3/en not_active Withdrawn
- 1991-07-01 US US07/723,613 patent/US5233557A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162623A (en) * | 1979-06-06 | 1980-12-18 | Fujitsu Ltd | Monostable multivibrator |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464756A2 (en) | 1992-01-08 |
| EP0464756A3 (en) | 1992-10-14 |
| US5233557A (en) | 1993-08-03 |
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