JPH0358434A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0358434A JPH0358434A JP19355989A JP19355989A JPH0358434A JP H0358434 A JPH0358434 A JP H0358434A JP 19355989 A JP19355989 A JP 19355989A JP 19355989 A JP19355989 A JP 19355989A JP H0358434 A JPH0358434 A JP H0358434A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source
- gate electrode
- layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は，低雑音特性に優れた高出力用の半導体装置に
関し，特にＧａＡｓやＩｎＧａＡｓなどの化合物半導体
を用いた低雑音用および高出力用のショットキゲート電
界効果トランジスタ（ＭＥＳＦＥＴ）や高電子移動度ト
ランジスタ（ Ｈｌｌ！ＭＴ ）に関する。
関し，特にＧａＡｓやＩｎＧａＡｓなどの化合物半導体
を用いた低雑音用および高出力用のショットキゲート電
界効果トランジスタ（ＭＥＳＦＥＴ）や高電子移動度ト
ランジスタ（ Ｈｌｌ！ＭＴ ）に関する。
（従来の技術）
一般に．シリコン（Ｓｉ）が間接遷移型の半導体である
のに対し，多くの化合物半導体は直接遷移型半導体であ
り，キャリアの移動度が大きいという特徴を有する．こ
の特徴を生かした高速・高周波半導体素子として，例え
ばＧａＡｓを用いたＭＥＳＦ！ＥＴがすでに実用化され
ている， ＧａＡｓ Ｍｔ！ＳＦｔ！Ｔの特徴は，従来
のＳｔバイポーラトランジスタの限界である１０ＧＨｚ
を越える周波数で増幅が可能であること，および低雑音
特性を有することにある。また，多元系の化合物半導体
は，ｍ成比を変化させることにより，種々の半導体混晶
を人為的に作製できるので，異なる半導体混晶との間で
格子整合をとれるヘテロ接合を形成し得る。このような
ヘテロ接合を用いて，変調ドーピングを利用したＨＥ？
ＩＴなどの超高速半導体素子．発光ダイオードや半導体
レーザを中心とする各種光電子素子，さらには超格子構
造を利用した新しい素子などが開発されつつある。
のに対し，多くの化合物半導体は直接遷移型半導体であ
り，キャリアの移動度が大きいという特徴を有する．こ
の特徴を生かした高速・高周波半導体素子として，例え
ばＧａＡｓを用いたＭＥＳＦ！ＥＴがすでに実用化され
ている， ＧａＡｓ Ｍｔ！ＳＦｔ！Ｔの特徴は，従来
のＳｔバイポーラトランジスタの限界である１０ＧＨｚ
を越える周波数で増幅が可能であること，および低雑音
特性を有することにある。また，多元系の化合物半導体
は，ｍ成比を変化させることにより，種々の半導体混晶
を人為的に作製できるので，異なる半導体混晶との間で
格子整合をとれるヘテロ接合を形成し得る。このような
ヘテロ接合を用いて，変調ドーピングを利用したＨＥ？
ＩＴなどの超高速半導体素子．発光ダイオードや半導体
レーザを中心とする各種光電子素子，さらには超格子構
造を利用した新しい素子などが開発されつつある。
なかでも， Ａ ＩＧａＡｓ ／ ＧａＡｓ系ＩＩ Ｅ
Ｍ Ｔは，近年，低雑音用および高出力用の半導体装
置として注目され，その用途が急速に拡大している。こ
のようなＡＩＧａＡｓ／ＧａＡａ系１｛ＥＭＴの最も一
般的な構造を第２図に示す。この図において，半絶縁性
ＧａＡｓ基板ｌ上には，アンドープＧａＡｓ層２，アン
ドーブＡＩＧａＡｓスペーサ層３，およびｎ”−ＡＩＧ
ａＡｓ層４が順次積層され．電子供給層であるｎ”−Ａ
ＩＧａＡｓ層４上には，ソース電極７，ドレイン電極８
，およびゲート電極９が設けられている。アンドーブＡ
ＩＧａＡｓスペーサ層３およびｎ”−ＡＩＧａＡｓ層４
には，表面準位によって表面空乏膚ｌ２が形成され．ソ
ース・ゲート間の直列抵抗，すなわちソース抵抗１？．
が増大する原因となる．このようなプレーナ構造のＲＥ
ＦＩＴに対し，第３図に示すような２，０００人程度の
厚いｎ”−ＧａＡｓキャップ層１７を設けたリセス構造
のＨｔ！ＭＴが提案されている。
Ｍ Ｔは，近年，低雑音用および高出力用の半導体装
置として注目され，その用途が急速に拡大している。こ
のようなＡＩＧａＡｓ／ＧａＡａ系１｛ＥＭＴの最も一
般的な構造を第２図に示す。この図において，半絶縁性
ＧａＡｓ基板ｌ上には，アンドープＧａＡｓ層２，アン
ドーブＡＩＧａＡｓスペーサ層３，およびｎ”−ＡＩＧ
ａＡｓ層４が順次積層され．電子供給層であるｎ”−Ａ
ＩＧａＡｓ層４上には，ソース電極７，ドレイン電極８
，およびゲート電極９が設けられている。アンドーブＡ
ＩＧａＡｓスペーサ層３およびｎ”−ＡＩＧａＡｓ層４
には，表面準位によって表面空乏膚ｌ２が形成され．ソ
ース・ゲート間の直列抵抗，すなわちソース抵抗１？．
が増大する原因となる．このようなプレーナ構造のＲＥ
ＦＩＴに対し，第３図に示すような２，０００人程度の
厚いｎ”−ＧａＡｓキャップ層１７を設けたリセス構造
のＨｔ！ＭＴが提案されている。
リセス構造は，ゲート電極９直下のチャネル領域のみを
リセスして．チャネル以外の領域を表面空乏層ｌ２の厚
みよりも厚くすることにより，ソース抵抗Ｒ．の低減を
図るものである。
リセスして．チャネル以外の領域を表面空乏層ｌ２の厚
みよりも厚くすることにより，ソース抵抗Ｒ．の低減を
図るものである。
（発明が解決しようとする課題）
一般に２ トランジスタの高速動作の指標となる遮断周
波数ｆｔは次の式（１）で表される。
波数ｆｔは次の式（１）で表される。
ｂ＝ｃ．／２πｃ，． Ｑ）
ここで＋Ｇｌｊはトランジスタの真性相互コンダクタン
ス＋Ｃ９１ｍはソース・ゲート間容量である。『，を大
きくシ，トランジスタの高速動作を実現するには，Ｇ．
を増大させるか，および／またはＣ，ｉを低減すること
が必要である。近年， Ｇａを増大させる方法として．
例えば第２図において，電子供給層であるｎ・−ＡＩＧ
ａＡｓ層４中の不純物濃度を高くしたり，不純物をプレ
ーナドーピングしたりすることなどが提案されている．
他方，Ｃ，１を低減するためには．ゲート長の短縮が行
われている。
ス＋Ｃ９１ｍはソース・ゲート間容量である。『，を大
きくシ，トランジスタの高速動作を実現するには，Ｇ．
を増大させるか，および／またはＣ，ｉを低減すること
が必要である。近年， Ｇａを増大させる方法として．
例えば第２図において，電子供給層であるｎ・−ＡＩＧ
ａＡｓ層４中の不純物濃度を高くしたり，不純物をプレ
ーナドーピングしたりすることなどが提案されている．
他方，Ｃ，１を低減するためには．ゲート長の短縮が行
われている。
また，トランジスタの低雑音特性の指標となる最小雑音
指数ＮＦ．ｉは次の式（２）で表される。
指数ＮＦ．ｉは次の式（２）で表される。
（以下余白）
？こで，κｆはフィッティングパラメータ，『は動作周
波数＋ＲＩはソース抵抗＋ Ｒ９はゲート抵抗＋ＧＩ６
およびＣｐｓは上で定義した通りである， ＮＦ■。を
小さ＜シ，トランジスタの低雑音特性を向上させるには
，上で述べた遮断周波数ｆアの場合と同様に，Ｇ．の増
大および／またはＣ。の低減が必要であり，さらに抵抗
或分Ｒ３およびＲ，の低減も有効である。
波数＋ＲＩはソース抵抗＋ Ｒ９はゲート抵抗＋ＧＩ６
およびＣｐｓは上で定義した通りである， ＮＦ■。を
小さ＜シ，トランジスタの低雑音特性を向上させるには
，上で述べた遮断周波数ｆアの場合と同様に，Ｇ．の増
大および／またはＣ。の低減が必要であり，さらに抵抗
或分Ｒ３およびＲ，の低減も有効である。
第２図に示すような構造のｌｉｔ！ＭＴでは，電子供給
層である１”−ＡＩＧａＡｓ層４が通常４００λ程度と
非常に薄いため，ソース電極７とゲート電極９との間お
よびドレイン電極８とゲート電極９との間において，２
次元電子ガスｌ１は表面空乏層ｌ２による変調を受け，
ｎ”−ＡＩＧａＡｓ層４が充分厚い場合の１／３程
度である３〜５Ｘ１０”ｃｍ−”の２次元電子ガス濃度
となる。しかも，ソース・ゲート間の電気伝導を，濃度
が低下した２次元電子ガス１１だけに頼っているため，
ソース抵抗Ｒ１が増大する．他方，第３図に示すような
深いリセス構造のＨＥＭＴでは，ソース抵抗Ｒ．の低減
が可能である。しかし，第４図に示すように， ｎ ”
−ＧａＡｓキャップ層１７には表面準位による表面空乏
層１２が形成され．ｎ゛−ＡＩＧａＡｓ層４にはショッ
トキ障壁によるゲート直下空乏層１８が形成されるので
，ゲート電極９と．ゲート電極近傍のｎ”−ＧａＡｓキ
ャップ層１７およびｎ″−ＡＩＧａＡｓ層４との間の容
量（ゲートフリンジ容量Ｃｔ）が増大する。第５図は．
ゲート幅一，を２００μ鵬とした場合の，ゲート長Ｌｇ
とソース・ゲート間容量Ｃｗｔとの関係を示す。この図
から明らかなように．大きなゲートフリンジ容量Ｃｔが
存在すると，Ｌｇをサブミクロンレベルに短縮した場合
でも，Ｃ，．が効果的に低減されない． 本発明は上記従来の問題点を解決するものであり，その
目的とするところは，ソース・ゲート間容量Ｃ，３を増
加させることなく５ ソース抵抗れを低減することがで
きるため，低雑音特性に優れ，かつ高速動作が可能な高
出力用の半導体装置を提供することにある。
層である１”−ＡＩＧａＡｓ層４が通常４００λ程度と
非常に薄いため，ソース電極７とゲート電極９との間お
よびドレイン電極８とゲート電極９との間において，２
次元電子ガスｌ１は表面空乏層ｌ２による変調を受け，
ｎ”−ＡＩＧａＡｓ層４が充分厚い場合の１／３程
度である３〜５Ｘ１０”ｃｍ−”の２次元電子ガス濃度
となる。しかも，ソース・ゲート間の電気伝導を，濃度
が低下した２次元電子ガス１１だけに頼っているため，
ソース抵抗Ｒ１が増大する．他方，第３図に示すような
深いリセス構造のＨＥＭＴでは，ソース抵抗Ｒ．の低減
が可能である。しかし，第４図に示すように， ｎ ”
−ＧａＡｓキャップ層１７には表面準位による表面空乏
層１２が形成され．ｎ゛−ＡＩＧａＡｓ層４にはショッ
トキ障壁によるゲート直下空乏層１８が形成されるので
，ゲート電極９と．ゲート電極近傍のｎ”−ＧａＡｓキ
ャップ層１７およびｎ″−ＡＩＧａＡｓ層４との間の容
量（ゲートフリンジ容量Ｃｔ）が増大する。第５図は．
ゲート幅一，を２００μ鵬とした場合の，ゲート長Ｌｇ
とソース・ゲート間容量Ｃｗｔとの関係を示す。この図
から明らかなように．大きなゲートフリンジ容量Ｃｔが
存在すると，Ｌｇをサブミクロンレベルに短縮した場合
でも，Ｃ，．が効果的に低減されない． 本発明は上記従来の問題点を解決するものであり，その
目的とするところは，ソース・ゲート間容量Ｃ，３を増
加させることなく５ ソース抵抗れを低減することがで
きるため，低雑音特性に優れ，かつ高速動作が可能な高
出力用の半導体装置を提供することにある。
（課題を解決するための手段）
本発明の半導体装置は，半導体基板の上方に形成された
半導体層と，該半導体層上にオー稟ツク接合を形成する
よう設けられたソース電極およびトレイン電極と，該半
導体層上にショットキ接合を形戒するように設けられた
ゲート電極とを備えた半導体装置であって．該ソース電
極と該ゲート電極との間および該ドレイン電極と該ゲー
ト電極との間における該半導体層上の少なくとも一部に
形成された金属薄膜を有し，そのことにより上記目的が
達成される。
半導体層と，該半導体層上にオー稟ツク接合を形成する
よう設けられたソース電極およびトレイン電極と，該半
導体層上にショットキ接合を形戒するように設けられた
ゲート電極とを備えた半導体装置であって．該ソース電
極と該ゲート電極との間および該ドレイン電極と該ゲー
ト電極との間における該半導体層上の少なくとも一部に
形成された金属薄膜を有し，そのことにより上記目的が
達成される。
本発明の半導体装置は，ソース・ゲート間に印加する電
圧により，ソース・ドレイン電流を制御することを動作
原理とする半導体装置である。ソース電極とゲート電極
との間およびドレイン電極とゲート電極との間に設けら
れた金属薄膜は．上記の半導体層上の一部または全部に
形成されており，例えばアルミニウム（ＡＩ） ，チ）
） ７ （Ｔｉ） ，クロム（Ｃｒ） ，ニッケル（Ｎ
ｉ ）などの金属からな？。その厚みは，以下に説明す
るように，約３原子層またはそれ以下であることが好ま
しい。
圧により，ソース・ドレイン電流を制御することを動作
原理とする半導体装置である。ソース電極とゲート電極
との間およびドレイン電極とゲート電極との間に設けら
れた金属薄膜は．上記の半導体層上の一部または全部に
形成されており，例えばアルミニウム（ＡＩ） ，チ）
） ７ （Ｔｉ） ，クロム（Ｃｒ） ，ニッケル（Ｎ
ｉ ）などの金属からな？。その厚みは，以下に説明す
るように，約３原子層またはそれ以下であることが好ま
しい。
（作用）
通常，ウェットエッチングなどの化学的処理を施したＧ
ａＡｓ層の表面には，厚みが１０入程度の酸化膜が形成
されている（Ｓ．Ｐ． Ｋｏｗａｌｃｚｙｋ， ｅｔ
ａｌ．＋Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ， ３８，
１６７ （１９８１） ） − この表面酸化膜は
， Ａｓｚ０３およびＧａｌＯ．，の両方を含んでいる
。このように， ＧａＡｓＭの表面が， Ａｓ．０３お
よびＧａ２０２の両方を含んだ酸化膜で覆われている場
合，その界面におけるバンドペンディングの高さは約０
．７ ｅＶである。これに対し， Ｇａ．Ｏｓだけから
なる薄膜で覆われたＧａＡｓ層の表面におけるバンドペ
ンディングの高さは約０．３ ｅＶとなっている。
ａＡｓ層の表面には，厚みが１０入程度の酸化膜が形成
されている（Ｓ．Ｐ． Ｋｏｗａｌｃｚｙｋ， ｅｔ
ａｌ．＋Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ， ３８，
１６７ （１９８１） ） − この表面酸化膜は
， Ａｓｚ０３およびＧａｌＯ．，の両方を含んでいる
。このように， ＧａＡｓＭの表面が， Ａｓ．０３お
よびＧａ２０２の両方を含んだ酸化膜で覆われている場
合，その界面におけるバンドペンディングの高さは約０
．７ ｅＶである。これに対し， Ｇａ．Ｏｓだけから
なる薄膜で覆われたＧａＡｓ層の表面におけるバンドペ
ンディングの高さは約０．３ ｅＶとなっている。
また＋ ＧａＡｓの表面に４０人以上の厚みのＡＩ薄膜
を被着させた場合，その界面に形戊されるショットキ接
合の障壁高さは０．７ ｅＶであり， Ａｓ■０３およ
びＧａ．０．の両方を含んだ酸化膜で覆われたＧａＡｓ
層の表面におけるバンドペンディングの高さとほぼ同じ
である。他方， ＡＩ薄膜の厚みが例えば３原子層以下
である場合，ショットキ接合の障壁高さは０．３ｅＶで
あり，４０人以上の厚みのＡＩ薄膜を被着させた場合の
シ１冫トキ接合の障壁高さや， Ａｓｚ０３およびＧａ
Ｊｓの両方を含んだ酸化膜で覆われたＧａＡｓ層の表面
におけるバンドペンディングの高さに比べて低い値にな
っている。
を被着させた場合，その界面に形戊されるショットキ接
合の障壁高さは０．７ ｅＶであり， Ａｓ■０３およ
びＧａ．０．の両方を含んだ酸化膜で覆われたＧａＡｓ
層の表面におけるバンドペンディングの高さとほぼ同じ
である。他方， ＡＩ薄膜の厚みが例えば３原子層以下
である場合，ショットキ接合の障壁高さは０．３ｅＶで
あり，４０人以上の厚みのＡＩ薄膜を被着させた場合の
シ１冫トキ接合の障壁高さや， Ａｓｚ０３およびＧａ
Ｊｓの両方を含んだ酸化膜で覆われたＧａＡｓ層の表面
におけるバンドペンディングの高さに比べて低い値にな
っている。
この現象は次のように説明することができる。
Ａｔ薄膜が非常に薄い（例えば，約３原子層またはそれ
以下）の場合には， ＧａＡｓ層の表面では次のような
反応が起こっている。
以下）の場合には， ＧａＡｓ層の表面では次のような
反応が起こっている。
２ＡＩ ＋＾Ｓ２０，→Ａｓ２０３ ＋Ａｓｚ ↑
つまり， ＡＩ薄膜をｔｌ威するＡＩは， ＧａＡｓ層
の表面に形成された酸化膜に含まれるＡｓｓｅｓを還元
してＡｓｓを形戒する。Ａｓｓは蒸気圧が高く，容易に
雰囲気中へ拡散する。これに対し．非常に厚みの薄いＡ
Ｉ薄膜では，酸化膜中のＧａｚｅ３は，上記の反応に関
与せず変化しない。従って．この場合， ＧａＡｓ層の
表面は見かけ上Ｇａ２０３だけからなる薄膜で覆われた
状態となり，その表面におけるバンドペンディングの高
さが０．３ ｅＶと低くなる。
つまり， ＡＩ薄膜をｔｌ威するＡＩは， ＧａＡｓ層
の表面に形成された酸化膜に含まれるＡｓｓｅｓを還元
してＡｓｓを形戒する。Ａｓｓは蒸気圧が高く，容易に
雰囲気中へ拡散する。これに対し．非常に厚みの薄いＡ
Ｉ薄膜では，酸化膜中のＧａｚｅ３は，上記の反応に関
与せず変化しない。従って．この場合， ＧａＡｓ層の
表面は見かけ上Ｇａ２０３だけからなる薄膜で覆われた
状態となり，その表面におけるバンドペンディングの高
さが０．３ ｅＶと低くなる。
他方，Ａｌｌ膜が充分厚い（４０入以上）場合には，酸
化膜に含まれるＧａｚ０１がさらに次のような反応を起
こす． ２ＡＩ ＋Ｇａ＝Ｏ＝ →Ａ３ｚ０３ ＋２Ｇａつ
まり， ＡＩ薄膜を構或するＡＩが， ＧａＡｓ層表面
の酸化膜中に残存するＧａ．Ｏ．を還元してＧａを形成
する．Ｇａは金属元素であり， ＧａＡｓ層表面に残存
する。従って．この場合， ＧａＡｓ層の表面は見かけ
上Ａｌｌ膜で覆われた状態となり，通常のショットキ接
合が形成される。
化膜に含まれるＧａｚ０１がさらに次のような反応を起
こす． ２ＡＩ ＋Ｇａ＝Ｏ＝ →Ａ３ｚ０３ ＋２Ｇａつ
まり， ＡＩ薄膜を構或するＡＩが， ＧａＡｓ層表面
の酸化膜中に残存するＧａ．Ｏ．を還元してＧａを形成
する．Ｇａは金属元素であり， ＧａＡｓ層表面に残存
する。従って．この場合， ＧａＡｓ層の表面は見かけ
上Ａｌｌ膜で覆われた状態となり，通常のショットキ接
合が形成される。
本発明の半導体装置では，ソース電極とゲート電極との
間およびドレイン電極とゲート電極との間における半導
体層表面に非常に薄い金属薄膜が設けられているため．
該半導体層表面のバンドペンディングの高さが，このよ
うな金属薄膜を有さない．例えば第２図に示すような従
来のＨＥＨ↑に比ベて低くなる。従って，ソース電極と
ゲート電極との間およびドレイン電極とゲート電極との
間において，２次元電子ガスが表面空乏層による変調を
受けることがなく．従来のＨＥＭＴの３倍に近い１〜１
．５ ＸＩＯ”ｃｍ−”の２次元電子ガス濃度を得るこ
とができ，ソース抵抗Ｒ．の低減が可能となる。また，
本発明の半導体装置はプレーナ構造であるため，深いリ
セス構造を有する，例えば第３図に示す従来のＨＥＭＴ
のような大きいゲートフリンジ容量Ｃｆが存在しない。
間およびドレイン電極とゲート電極との間における半導
体層表面に非常に薄い金属薄膜が設けられているため．
該半導体層表面のバンドペンディングの高さが，このよ
うな金属薄膜を有さない．例えば第２図に示すような従
来のＨＥＨ↑に比ベて低くなる。従って，ソース電極と
ゲート電極との間およびドレイン電極とゲート電極との
間において，２次元電子ガスが表面空乏層による変調を
受けることがなく．従来のＨＥＭＴの３倍に近い１〜１
．５ ＸＩＯ”ｃｍ−”の２次元電子ガス濃度を得るこ
とができ，ソース抵抗Ｒ．の低減が可能となる。また，
本発明の半導体装置はプレーナ構造であるため，深いリ
セス構造を有する，例えば第３図に示す従来のＨＥＭＴ
のような大きいゲートフリンジ容量Ｃｆが存在しない。
従って，ソース・ゲート間容量Ｃ，．を増加させること
な＜，Ｒ．の低凍が可能となる．なお，ここではＡＩ薄
膜を設けた場合について説明したが，上記のＴｉ， Ｃ
ｒ， Ｎｉなとの金属についても， ＡＩと同様の効果
があることが見い出された。
な＜，Ｒ．の低凍が可能となる．なお，ここではＡＩ薄
膜を設けた場合について説明したが，上記のＴｉ， Ｃ
ｒ， Ｎｉなとの金属についても， ＡＩと同様の効果
があることが見い出された。
（実施例）
以下に本発明の実施例について述べる。
第１図（ａ）は本発明の一実施例であるＡＩＧａＡｓ／
ＧａＡｓ系｝ＩＥＭＴの断面図である．このＨＥＭ’ｒ
は次のようにして作製された． まず．半絶縁性ＧａＡｓ基板ｌの表面を，硫酸・過酸化
水素・水の混合溶液でエッチング処理した後，第１図（
ｂ）に示すように，この半絶縁性ＧａＡｓ基板１上に，
アンドープＧａＡｓ層２（厚さｓ， ｏｏｏ人），アン
ドーブＡＩＧａＡｓスベーサ層３ （ＡＩ組或比０．２
６，厚さ２０λ） ＋ ２ ＸＩＯ”ｃｍ−’Ｓｔド
ーブｎ”−ＡＩＧａＡｓ層４（ＡＩ組成比０．２６，厚
さ２００人） ， ２ ＸＩＯ”ｃｍ−’Ｓｉドーブ
ｎ”−ＡＩ．Ｇａｌ−，ＡｓグレーデッドＪｉ５（Ａｌ
組Ｊ戊比ｘ＝０．２６→Ｏ ，厚さ１００大），および
Ｉ ＸＩＯ”ｃ＋＋＋−’Ｓｉドーブｎ′″−ＧａＡｓ
層６（厚さ１５０人）を，分子線エビタキシャル成長法
（ＭＢＥ ）により連続的に或長させた。なお５成長温
度は６００ ’Ｃであり，Ｖ／■フランクス比は６であ
った。
ＧａＡｓ系｝ＩＥＭＴの断面図である．このＨＥＭ’ｒ
は次のようにして作製された． まず．半絶縁性ＧａＡｓ基板ｌの表面を，硫酸・過酸化
水素・水の混合溶液でエッチング処理した後，第１図（
ｂ）に示すように，この半絶縁性ＧａＡｓ基板１上に，
アンドープＧａＡｓ層２（厚さｓ， ｏｏｏ人），アン
ドーブＡＩＧａＡｓスベーサ層３ （ＡＩ組或比０．２
６，厚さ２０λ） ＋ ２ ＸＩＯ”ｃｍ−’Ｓｔド
ーブｎ”−ＡＩＧａＡｓ層４（ＡＩ組成比０．２６，厚
さ２００人） ， ２ ＸＩＯ”ｃｍ−’Ｓｉドーブ
ｎ”−ＡＩ．Ｇａｌ−，ＡｓグレーデッドＪｉ５（Ａｌ
組Ｊ戊比ｘ＝０．２６→Ｏ ，厚さ１００大），および
Ｉ ＸＩＯ”ｃ＋＋＋−’Ｓｉドーブｎ′″−ＧａＡｓ
層６（厚さ１５０人）を，分子線エビタキシャル成長法
（ＭＢＥ ）により連続的に或長させた。なお５成長温
度は６００ ’Ｃであり，Ｖ／■フランクス比は６であ
った。
次いで，ホトレジストをエッチングマスクとして，メサ
状にエッチングすることにょり１第１図（Ｃ）に示すよ
うに，活性領域を電気的に分離した後，エッチングマス
クに使用したホトレジストを除去した．なお， ＧａＡ
ｓＪＩおよびＡＩＧａＡｓ層をエッチングするためのエ
ッチャントには，リン酸・過酸化水素・水の混合溶液を
用いた。
状にエッチングすることにょり１第１図（Ｃ）に示すよ
うに，活性領域を電気的に分離した後，エッチングマス
クに使用したホトレジストを除去した．なお， ＧａＡ
ｓＪＩおよびＡＩＧａＡｓ層をエッチングするためのエ
ッチャントには，リン酸・過酸化水素・水の混合溶液を
用いた。
続いて，ホトエッチング工程やアロイ工程などの通常の
プロセス技術により，第１図（ｄ）に示すようなソース
電極７およびドレイン電極８を形成した。そして，ゲー
ト形成用ホトレジストパターンｌ３を設けた後，このホ
トレジストパターン１３をマスクとしてアルミニウム（
ＡＩ）を２０００人の厚さに蒸着することにより，第１
図（ｅ）に示すようなゲート電極９を形成した， Ａ１
１１１４が蒸着したホトレジストパターン１３は，アセ
トンなどの有機溶剤で除去した（第１図（ｆ））。次い
で，第１図（樽に示すようなホトレジストパターンｌ５
を形成した後．このホトレジストパターンｌ５をマスク
として，分子線エビタキシャル成長装置を用いてＡｌフ
ラ・冫クスを照射することにより， ＡＩ薄膜ｌＯを形
成した．なお，基板の回転速度は毎秒３回転であり，基
板温度は室温であった．フラックスの照射時間はフラッ
クス強度に依存するが．例えばＡｌフラックス強度が６
ＸＩＯ−”Ｔｏｒｒの場合には， １６秒間であった
。
プロセス技術により，第１図（ｄ）に示すようなソース
電極７およびドレイン電極８を形成した。そして，ゲー
ト形成用ホトレジストパターンｌ３を設けた後，このホ
トレジストパターン１３をマスクとしてアルミニウム（
ＡＩ）を２０００人の厚さに蒸着することにより，第１
図（ｅ）に示すようなゲート電極９を形成した， Ａ１
１１１４が蒸着したホトレジストパターン１３は，アセ
トンなどの有機溶剤で除去した（第１図（ｆ））。次い
で，第１図（樽に示すようなホトレジストパターンｌ５
を形成した後．このホトレジストパターンｌ５をマスク
として，分子線エビタキシャル成長装置を用いてＡｌフ
ラ・冫クスを照射することにより， ＡＩ薄膜ｌＯを形
成した．なお，基板の回転速度は毎秒３回転であり，基
板温度は室温であった．フラックスの照射時間はフラッ
クス強度に依存するが．例えばＡｌフラックス強度が６
ＸＩＯ−”Ｔｏｒｒの場合には， １６秒間であった
。
最後に， Ａｔ薄膜１６が蒸着したホトレジストパター
ンｌ５を，アセトンなどの有機溶剤を用いて除去し２第
１図（ａ）に示すようなＡＩＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴを得た． このようにして得られたＨＥＭＴは，第２図に示すよう
な従来のＨＥＭＴに比較して，ソース・ゲート間容量Ｃ
９１を増加させることなく，ゲート幅が２００ ｕ ｍ
の場合に，ソース抵抗Ｒ，が２Ω低減された。
ンｌ５を，アセトンなどの有機溶剤を用いて除去し２第
１図（ａ）に示すようなＡＩＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴを得た． このようにして得られたＨＥＭＴは，第２図に示すよう
な従来のＨＥＭＴに比較して，ソース・ゲート間容量Ｃ
９１を増加させることなく，ゲート幅が２００ ｕ ｍ
の場合に，ソース抵抗Ｒ，が２Ω低減された。
（発明の効果）
本発明によれば，ソース・ゲート間容量ｃ１を増加させ
ることなく，ソース抵抗Ｒ８が低減されたＭＥＳＰＥＴ
やＨｌ！ＭＴなどの半導体装置が得られる。このような
半導体装置は，低雑音特性に優れ，かつ高速動作が可能
な高出力用の半導体装置として有用である。
ることなく，ソース抵抗Ｒ８が低減されたＭＥＳＰＥＴ
やＨｌ！ＭＴなどの半導体装置が得られる。このような
半導体装置は，低雑音特性に優れ，かつ高速動作が可能
な高出力用の半導体装置として有用である。
４ ′゛ の な量′Ｉ
第１図（ａ）〜（のは本発明の一実施例であるＡＩＧａ
Ａｓ／ＧａＡｓ系ＨＥＭＴの製造工程を示す断面図，第
２図はプレーナ構造を有する従来例のＡＩＧａＡｓ／Ｇ
ａＡｓ系ＨＥＭＴの断面図．第３図はリセス構造を有す
る従来例のＡＩＧａＡｓ／ ＧａＡｓ系ＨＥＭＴの断面
図，第４図は第３図のＡＩＧａＡｓ／ＧａＡｓ系ＨＥＭ
Ｔにおけるゲートフリンジ容量Ｃｆの分布モデルを示す
断面図，第５図は，第３？のＡ ＩＧａＡｓ ／ Ｇａ
Ａｓ系ＩＩ Ｅ Ｍ Ｔにおいて．ゲート幅Ｗ，一２０
０μｍの場合の，ゲート長Ｌ，とソース・ゲート間容量
Ｃ■との関係を示すグラフである。
Ａｓ／ＧａＡｓ系ＨＥＭＴの製造工程を示す断面図，第
２図はプレーナ構造を有する従来例のＡＩＧａＡｓ／Ｇ
ａＡｓ系ＨＥＭＴの断面図．第３図はリセス構造を有す
る従来例のＡＩＧａＡｓ／ ＧａＡｓ系ＨＥＭＴの断面
図，第４図は第３図のＡＩＧａＡｓ／ＧａＡｓ系ＨＥＭ
Ｔにおけるゲートフリンジ容量Ｃｆの分布モデルを示す
断面図，第５図は，第３？のＡ ＩＧａＡｓ ／ Ｇａ
Ａｓ系ＩＩ Ｅ Ｍ Ｔにおいて．ゲート幅Ｗ，一２０
０μｍの場合の，ゲート長Ｌ，とソース・ゲート間容量
Ｃ■との関係を示すグラフである。
１・・・半絶縁性ＧａＡｓ基仮，２・・・アンドーブＧ
ａＡｓ層３・・・アンドーフ゜ＡＩＧａＡｓスペーサ層
， ４・＝ｎ”−ＡＩＧａＡｓ層， ５・・・ｎ”
−ＡＩＸＧａ，−． Ａｓグレーデッド層（ＡＩ組成比
ｘ＝０．２６→０ ） ， ６ ・”ｎ”″−ＧａＡ
ｓ Ｎ， ７−ソース電極，８・・・ドレイン電極，
９・・・ゲート電極， １０・・・Ａ１薄膜， １１・
・・２次元電子ガス，１２・・・表面空乏層，ｌ７・・
・ｒ１”−ＧａＡｓキャップ層，１８・・・ゲート直下
空乏層。
ａＡｓ層３・・・アンドーフ゜ＡＩＧａＡｓスペーサ層
， ４・＝ｎ”−ＡＩＧａＡｓ層， ５・・・ｎ”
−ＡＩＸＧａ，−． Ａｓグレーデッド層（ＡＩ組成比
ｘ＝０．２６→０ ） ， ６ ・”ｎ”″−ＧａＡ
ｓ Ｎ， ７−ソース電極，８・・・ドレイン電極，
９・・・ゲート電極， １０・・・Ａ１薄膜， １１・
・・２次元電子ガス，１２・・・表面空乏層，ｌ７・・
・ｒ１”−ＧａＡｓキャップ層，１８・・・ゲート直下
空乏層。
以上
Claims (1)
- 【特許請求の範囲】 １、半導体基板の上方に形成された半導体層と、該半導
体層上にオーミック接合を形成するように設けられたソ
ース電極およびドレイン電極と、該半導体層上にショッ
トキ接合を形成するように設けられたゲート電極とを備
えた半導体装置であって、 該ソース電極と該ゲート電極との間および該ドレイン電
極と該ゲート電極との間における該半導体層上の少なく
とも一部に形成された金属薄膜を、有する、半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19355989A JPH0358434A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19355989A JPH0358434A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358434A true JPH0358434A (ja) | 1991-03-13 |
Family
ID=16310051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19355989A Pending JPH0358434A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358434A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830193A (en) * | 1993-12-28 | 1998-11-03 | Higashikawa; Tetsuro | Syringe |
| JP2007082634A (ja) * | 2005-09-20 | 2007-04-05 | En Otsuka Pharmaceutical Co Ltd | 栄養組成物の投与装置 |
| JP2007117272A (ja) * | 2005-10-26 | 2007-05-17 | Vekuson:Kk | キット製剤用注射器、注射器型キット製剤用中間摺動弁、及び、注射器型キット製剤、並びにキット製剤用注射筒の製造方法 |
-
1989
- 1989-07-26 JP JP19355989A patent/JPH0358434A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830193A (en) * | 1993-12-28 | 1998-11-03 | Higashikawa; Tetsuro | Syringe |
| JP2007082634A (ja) * | 2005-09-20 | 2007-04-05 | En Otsuka Pharmaceutical Co Ltd | 栄養組成物の投与装置 |
| JP2007117272A (ja) * | 2005-10-26 | 2007-05-17 | Vekuson:Kk | キット製剤用注射器、注射器型キット製剤用中間摺動弁、及び、注射器型キット製剤、並びにキット製剤用注射筒の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8796097B2 (en) | Selectively area regrown III-nitride high electron mobility transistor | |
| JPH0794758A (ja) | デルタドープト量子井戸電界効果トランジスタの製造方法 | |
| US6391696B1 (en) | Field effect transistor and method of manufacturing thereof | |
| JP2003209124A (ja) | 電界効果半導体素子の製造方法及び電界効果半導体素子 | |
| JPH07130990A (ja) | 化合物半導体デバイス、及びその製造方法 | |
| JPH06224225A (ja) | 電界効果半導体装置 | |
| JP2019062115A (ja) | 電界効果トランジスタの製造方法及び電界効果トランジスタ | |
| CN113937155B (zh) | 一种组份渐变复合势垒层hemt器件及其制备方法 | |
| KR100329251B1 (ko) | 반도체소자및그제조방법 | |
| CN112201689B (zh) | 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法 | |
| CN102637723A (zh) | GaN衬底、半导体器件及其制作方法 | |
| JP2006511095A (ja) | 硫化物封止パッシベーション技法 | |
| US20040211955A1 (en) | InGaAs/GaAs high electron mobility transistor | |
| JP4330851B2 (ja) | 半導体装置の製造方法 | |
| CN207664049U (zh) | 一种高质量MOS界面的常关型GaNMOSFET结构 | |
| CN115223871A (zh) | 一种GaN增强型HEMT器件的制备方法 | |
| JPH0358434A (ja) | 半導体装置 | |
| KR100238533B1 (ko) | 플라즈마-처리층을 가진 반도체 장치 및 이의 제조 방법 | |
| CN115241292A (zh) | 一种垂直氮化镓基鳍式射频晶体管及制备方法 | |
| JP2003273130A (ja) | 半導体装置及びその製造方法 | |
| US20150129890A1 (en) | Transistor | |
| KR102535264B1 (ko) | 고전자 이동성 트랜지스터의 제조방법 | |
| CN113948569B (zh) | 一种半导体晶体管及其制备方法 | |
| JPS6273675A (ja) | 半導体装置 | |
| JP3520625B2 (ja) | 半導体装置の製造方法 |