JPS6273675A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6273675A
JPS6273675A JP60212373A JP21237385A JPS6273675A JP S6273675 A JPS6273675 A JP S6273675A JP 60212373 A JP60212373 A JP 60212373A JP 21237385 A JP21237385 A JP 21237385A JP S6273675 A JPS6273675 A JP S6273675A
Authority
JP
Japan
Prior art keywords
layer
inp
doped
ingaas
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60212373A
Other languages
English (en)
Inventor
Akisada Watanabe
渡辺　明禎
Susumu Takahashi
進 高橋
Takao Miyazaki
隆雄 宮崎
Mitsuhiro Mori
森　光廣
Eiji Yanokura
矢ノ倉　栄二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60212373A priority Critical patent/JPS6273675A/ja
Publication of JPS6273675A publication Critical patent/JPS6273675A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/801—FETs having heterojunction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/602—Heterojunction gate electrodes for FETs

Landscapes

  • Picture Signal Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特にショットキー型電界効
果トランジスタに関する。
〔発明の背景〕
従来のＩｎＧａＡｓを能動層としたＭ　Ｅ　Ｓ　Ｆ　Ｆ
、Ｔの構造例を第１図に示す。このようなものとしては
、例えば物理学会（Ｔｈｅ　Ｉｎ５ｔｉｔｕｔｅ　ｏｆ
　Ｐｈｙｓｉｃｓ）発行の［ガリウム　ヒ素およびそれ
に関する化合物１９８０Ｊ［Ｇａｌｌｉｕｍ　Ａｒ５ｅ
ｎｉｄｅａｎｄ　Ｒｅ１ａｔｅｄ　Ｃｏｍｐｏｕｎｄｓ
　　＋９８０］Ｐ４６５−４７３に記載のものがある。
）これは半絶縁性ＩｎＰ基板１にＩｎＡ　Ｑ　Ａｓのバ
ッファ層２゜ＩｎＧａＡｓの能動層３＊ＩｎＡＱＡｓの
ショットキー電極形成層４を順次成長し、その上にＡＱ
によるショットキー電極７を形成しそれをゲートとした
ＦＥＴである。尚、５．６はソース電極、ドレイン電極
である＊　ｒｎＧａＡｓの上に直接ＡＱを蒸着してもシ
ョットキー特性は示さないので、ＩｎＡ　Ｑ　Ａ！１を
利用しショットキー電極を形成している。しかしこのタ
イプのショットキーダイオードの逆方向耐圧は低いとい
う問題点がある。
〔発明の目的〕
本発明の目的は、能動層にＴｎｆｉａＡｓを用い、高ｇ
ｍで、ショットキーゲート形成用にＩ　ｎ、　Ｐ　。
ＩｎＡ　Ｑ　Ａｓを用いた高耐圧のｌ”　Ｅ　Ｔを提供
することにある。
〔発明の概要〕
第２図は本発明の概念図である。ショットキー電極を形
成できないｆｉｎＧａＡｓ　ａ上にＩ　ｎ、　Ｐ層８゜
ＩｎＡ　Ｑ　Ａｓ層４を順次設はショットキー電極７を
形成したショットキーダイオードである。ここでＩｎＡ
　Ｑ　Ａｓ層４はＡＲとのショットキー電極を形成させ
るための層、ＩｎＰ層８は高耐圧化するために設けた層
であるにのようにすると高耐圧のＩｎＧａＡｓショット
キーダイオードを形成できる。そしてこのショットキー
特性を利用するとＭＥＳＦＥＴを形成できる。
〔発明の実施例〕
以下、本発明の一実施例を第３図により説明する。第３
図はＩｎｏ、Ｉ！５Ｇａｏ、ａｙＡｓを能動層としたＭ
ＥＳＦＥＴの要部断面図である。まず、ＳＩ　　ＩｎＰ
基板上１にＯＭＶＰＥ法によりノンドープのＩｎＰバッ
ファ層１１を０．５〜３μｍの厚さに、Ｓ１ドープＩＸ
ｌＸ１０ｌ７δのＩｒ１ｏ、ａａＧａｏ、４７Ａｓ能動
層３を０．２　μｍの厚さにノンドープ若しくはライト
ドープのＩｎＰ層８を０．０５〜０．５ｖｍの厚さに、
ノンドープのＩ　ｎ　ｏ、ｓｚＧ　ａ　０．４８Ａ　Ｓ
ショットキー形成層４を０．０３〜０．１μｍの厚さに
それぞれ連続成長した。
メサエッチを行った後、フ第１・レジストをマスクにし
、ソース・ドレイン＠棒部分のＩｎｏ、ａｚＧａ　ｏ、
ａｓＡ　ｓ　４はＨａｓ　Ｏａ　：　Ｈ２Ｏ２：　Ｈ２
Ｏ＝　４８１＝１で、ＩｎＦ３はＨＣＱにより選択エツ
チングを行った。そのｍＡｕＧｅ／　Ｎ　ｉ　／　Ａ　
ｕを約０．６μｍ蒸着しリフトオフした後、４００℃で
３分間熱処理し、ソース、ドレイン電極５，６を形成し
た。
その後リフトオフ法でＡＱを０゜１〜１　ｐ、　ｍ蒸着
することによりゲート電極７を形成した。
このＦＥＴはゲート長が１−μｍの場合相互コンダクタ
ンスｇ　ｍ　＝　２００　ｍ　ＦＮ／　ｍｓ　、トレイ
ン降伏電圧ＢＶｄｓ＝　８　Ｖが得られた。
第４図はゲートをマスクにしてＩｎＡ　ｒｌ　Ａｓ層４
゜ＩｎＰ層８をサイドエツチングしたものである。
本実施例によればゲート長が短くなるのでより高周波化
に適する。
第５図はＩｎＧａＡｓ能動層３ｖ　Ｉ　ｎ　Ｇ　ａ　Ａ
　ｓコンタク１一層１２を成長した後、エツチングによ
りグー１一部のみリセスし、そこへＩｎＰ層８．ＴｎＡ
ＱＡｓ層４を順次成長させたものである。
本実施例によりば、ソース抵抗が小さくなり、相互コン
ダクタンスｇｍが大きくなるという効果を有する。
尚、以上の実施例では能動層としてＩｎＧａＡｓを用い
て説明したがＩ旧−ｘＧａｘＡｓｌ−アＰｙにおいても
同様の効果を奏することができる。また、ＩｎＰ層８の
かわりに丁ｎ１−ｘ’　Ｇａ＋ｔ’　ＡＳＩ−ｙ’　ｐ
ｙ′　　を用いても同様の効果を奏する。但し、この場
合Ｉｎ１−ｘ’Ｇａｘ’　Ａｓｔ−ｙ’　Ｐｙ’の組成
比は能動層のエネルギーギャップよりも大きくなるよう
にすることが必要である。
〔発明の効果〕
本発明によれば、■ｎｏ、５ａＧａｏ、ａ７Ａｓを能動
層としたＦＥＴにおいて従来より１０〜５０％耐圧を上
げることができるのでマイクロ波用ＦＥＴとして低雑音
高出力のＦＥＴが出来る。
【図面の簡単な説明】
第１図は従来のＩｎＡ　Ｑ　Ａｓをショットキー形成層
として利用ＩｎＧａＡｓＭＥＳＦＥＴの断面図、第２図
は本発明の概念となるショットキーダイオードの断面図
、第３図は本発明によるＩｎＧａＡＳＭＥＳＦＥＴの断
面図、第４図、第５図は本発明の他の実施例を示す装置
の断面図である。

Claims (1)

  1. 【特許請求の範囲】 １、Ｉｎ＿１＿−＿ｘＧａ＿ｘＡｓ＿１＿−＿ｙＰｙを
    能動層とし、その上にショットキー電極形成のためのＩ
    ｎ＿１＿−＿ｘＡｌ＿ｘＡｓ層を設けた電界効果トラン
    ジスタにおいて、前記能動層より低キャリア濃度でかつ
    エネルギーギャップの大きいＩｎＰもしくは Ｉｎ＿１＿−＿ｘ′Ｇａ＿ｘ′Ａｓ＿１＿−＿ｙ′Ｐｙ
    ′をＩｎ＿１＿−＿ｘＧａ＿ｘＡｓ＿１＿−＿ｙＰｙ層
    とＩｎ＿１＿−＿ｘＡｌ＿ｘＡｓ層との間に設けたこと
    を特徴とする半導体装置。
JP60212373A 1985-09-27 1985-09-27 半導体装置 Pending JPS6273675A (ja)

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JP60212373A JPS6273675A (ja) 1985-09-27 1985-09-27 半導体装置

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JP60212373A JPS6273675A (ja) 1985-09-27 1985-09-27 半導体装置

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JPS6273675A true JPS6273675A (ja) 1987-04-04

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2647597A1 (fr) * 1989-05-29 1990-11-30 Mitsubishi Electric Corp Transistor a effet de champ fet a semi-conducteurs a isolateur metallique mis a jonction et procede pour sa fabrication
US6144049A (en) * 1997-02-05 2000-11-07 Nec Corporation Field effect transistor
JP2001068483A (ja) * 1999-08-30 2001-03-16 Kyocera Corp 半導体装置

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US6184547B1 (en) 1997-02-05 2001-02-06 Nec Corporation Field effect transistor and method of fabricating the same
US6448119B1 (en) 1997-02-05 2002-09-10 Nec Corporation Field effect transistor and method of fabricating the same
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