JPH0358467A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0358467A JPH0358467A JP1194945A JP19494589A JPH0358467A JP H0358467 A JPH0358467 A JP H0358467A JP 1194945 A JP1194945 A JP 1194945A JP 19494589 A JP19494589 A JP 19494589A JP H0358467 A JPH0358467 A JP H0358467A
- Authority
- JP
- Japan
- Prior art keywords
- element region
- bonding pad
- outside
- semiconductor chip
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 3
- 230000004888 barrier function Effects 0.000 abstract description 2
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- 230000001681 protective effect Effects 0.000 abstract 6
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に入力保護素子を有
する半導体集積回路に関する．〔従来の技術〕 従来の半導体集積回路は、第３図に示す様に半導体チッ
プ１の中央部に内部素子領域６を設け、内部素子領域の
外側に入力保護素子の一部又は全部を配置した入力保護
素子領域７を設け、入力保護素子領域７の外側で且つ半
導体チップ１の周縁部近傍にボンディングパッド３を配
置して設けていた． 通常、内部素子領域６と入力保護素子領域７との間には
、入力保護素子から半導体基板中に注入されるキャリア
が内部素子に達するのを防ぐ為に、電源電位あるいは接
地電位の拡散層又はウェルが形戒されていた。
する半導体集積回路に関する．〔従来の技術〕 従来の半導体集積回路は、第３図に示す様に半導体チッ
プ１の中央部に内部素子領域６を設け、内部素子領域の
外側に入力保護素子の一部又は全部を配置した入力保護
素子領域７を設け、入力保護素子領域７の外側で且つ半
導体チップ１の周縁部近傍にボンディングパッド３を配
置して設けていた． 通常、内部素子領域６と入力保護素子領域７との間には
、入力保護素子から半導体基板中に注入されるキャリア
が内部素子に達するのを防ぐ為に、電源電位あるいは接
地電位の拡散層又はウェルが形戒されていた。
上述した従来の半導体集積回路は、入力保護素子の一部
あるいは全ての部分が、ボンディングパッドと内部素子
領域の間に配置されていたので、入力電圧の急激な変化
や大電圧の入力により入力保護領域で発生するキャリア
が内部素子に達しやすく、ラッチアップや、メモリセル
のデータ破壊などの原因となる事があった。又、これを
防ぐ為に、入力保護領域と内部素子領域との間に電源電
位あるいは接地電位の拡散層又はウェルを形成する為に
半導体チップ内に分離領域を確保せねばならず、半導体
チップの寸法の増大を招くという欠点があった。
あるいは全ての部分が、ボンディングパッドと内部素子
領域の間に配置されていたので、入力電圧の急激な変化
や大電圧の入力により入力保護領域で発生するキャリア
が内部素子に達しやすく、ラッチアップや、メモリセル
のデータ破壊などの原因となる事があった。又、これを
防ぐ為に、入力保護領域と内部素子領域との間に電源電
位あるいは接地電位の拡散層又はウェルを形成する為に
半導体チップ内に分離領域を確保せねばならず、半導体
チップの寸法の増大を招くという欠点があった。
本発明の半導体集積回路は、半導体チップの中央部に設
けた内部素子領域と、前記内部素子領域の外側に設けた
ボンディングパッドと、前記ボンディングパッドの外側
の前記半導体チップの周縁部近傍に入力保護素子の全て
を配置して設けた入力保護素子領域とを有する。
けた内部素子領域と、前記内部素子領域の外側に設けた
ボンディングパッドと、前記ボンディングパッドの外側
の前記半導体チップの周縁部近傍に入力保護素子の全て
を配置して設けた入力保護素子領域とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すレイアウト図であ
る． 第ｌ図に示すように、半導体チップ１の中央部に内部素
子領域６を設け、内部素子領域６の外側に隣接してボン
ディングパッド３を設け、ボンディングパッド３の外側
の半導体チップｌの周縁部近傍に入力保護素子の全てを
配置した入力保護素子領域７を設けている。
る． 第ｌ図に示すように、半導体チップ１の中央部に内部素
子領域６を設け、内部素子領域６の外側に隣接してボン
ディングパッド３を設け、ボンディングパッド３の外側
の半導体チップｌの周縁部近傍に入力保護素子の全てを
配置した入力保護素子領域７を設けている。
ここで、入力保護素子領域７は内部素子領域６に対して
、ボンディングパッド３を介在させて外側に配置されで
おり、内部素子まで数百ノｔＩＴＩの距離を有する為、
入力保護素子部で発生し、半導体基板内に注入されたキ
ャリアは、拡散層やウェルによる障壁あるいはトラップ
を用いなくとも、内部素子に達することを防止できラッ
チアップやメモリセルのデータ破壊を防止できる． 第２図は本発明の第２の実施例を示すレイアウト図であ
る。
、ボンディングパッド３を介在させて外側に配置されで
おり、内部素子まで数百ノｔＩＴＩの距離を有する為、
入力保護素子部で発生し、半導体基板内に注入されたキ
ャリアは、拡散層やウェルによる障壁あるいはトラップ
を用いなくとも、内部素子に達することを防止できラッ
チアップやメモリセルのデータ破壊を防止できる． 第２図は本発明の第２の実施例を示すレイアウト図であ
る。
第２図に示すように、半導体チップ１の中央部に設けた
内部素子領域６の全周囲にボンディングパッド３を配置
して設け、ボンディングパッド３の外周の半導体チップ
の周縁部近傍に入力保護領域７を設けた以外は第１の実
施例と同様の横或を有している． 〔発明の効果〕 以上説明した様に本発明は、入力保護素子の全てをボン
ディングパッドの外側の半導体チップの周縁部近傍に配
置する事により、従来では必要であった入力保護部と内
部素子との間のラッチアップ対策用の拡散層又はウェル
を設けずに済み、従来と同等以下の専有面積でラッチア
ップ耐性の高い半導体集積回路が得られるという効果を
有する。
内部素子領域６の全周囲にボンディングパッド３を配置
して設け、ボンディングパッド３の外周の半導体チップ
の周縁部近傍に入力保護領域７を設けた以外は第１の実
施例と同様の横或を有している． 〔発明の効果〕 以上説明した様に本発明は、入力保護素子の全てをボン
ディングパッドの外側の半導体チップの周縁部近傍に配
置する事により、従来では必要であった入力保護部と内
部素子との間のラッチアップ対策用の拡散層又はウェル
を設けずに済み、従来と同等以下の専有面積でラッチア
ップ耐性の高い半導体集積回路が得られるという効果を
有する。
第１図及び第２図は本発明の第１及び第２の実施例を示
すレイアウト図、第３図は従来の半導体集積回路の一例
を示すレイアウト図である。
すレイアウト図、第３図は従来の半導体集積回路の一例
を示すレイアウト図である。
Claims (1)
- 半導体チップの中央部に設けた内部素子領域と、前記内
部素子領域の外側に設けたボンディングパッドと、前記
ボンディングパッドの外側の前記半導体チップの周縁部
近傍に入力保護素子の全てを配置して設けた入力保護素
子領域とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194945A JPH0358467A (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194945A JPH0358467A (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358467A true JPH0358467A (ja) | 1991-03-13 |
Family
ID=16332946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194945A Pending JPH0358467A (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014064028A (ja) * | 2013-12-03 | 2014-04-10 | Toshiba Corp | 半導体装置 |
| USRE47390E1 (en) | 2009-06-24 | 2019-05-14 | Kabushiki Kaisha Toshiba | Semiconductor device with a protection diode |
-
1989
- 1989-07-26 JP JP1194945A patent/JPH0358467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE47390E1 (en) | 2009-06-24 | 2019-05-14 | Kabushiki Kaisha Toshiba | Semiconductor device with a protection diode |
| JP2014064028A (ja) * | 2013-12-03 | 2014-04-10 | Toshiba Corp | 半導体装置 |
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