JPS63301555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63301555A JPS63301555A JP62138502A JP13850287A JPS63301555A JP S63301555 A JPS63301555 A JP S63301555A JP 62138502 A JP62138502 A JP 62138502A JP 13850287 A JP13850287 A JP 13850287A JP S63301555 A JPS63301555 A JP S63301555A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- buried layer
- layer
- diode
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧素子と、低耐圧素子の混在する半導体
装置の構造に関するものである。
装置の構造に関するものである。
従来、この種の高耐圧素子部を含む半導体集積回路では
、低耐圧素子部にのみ保護回路を有し、高耐圧素子部に
は特に保護回路を使用ｌ−ていなかった。
、低耐圧素子部にのみ保護回路を有し、高耐圧素子部に
は特に保護回路を使用ｌ−ていなかった。
上述した従来の高耐圧素子部では、特に保護回路を使用
していなかったので、静電破壊に弱いという欠点があっ
た。
していなかったので、静電破壊に弱いという欠点があっ
た。
また、従来の保護回路は被保護素子の外に形成していた
ので、大きな耐圧をもつ保護回路では大きな占有面積を
必要とし、集積回路の集積密度低下の原因となっていた
。
ので、大きな耐圧をもつ保護回路では大きな占有面積を
必要とし、集積回路の集積密度低下の原因となっていた
。
本発明によれば、特に高耐圧素子に適した保護回路を備
えており、一導電型の半導体基板に一導電型の分離用埋
込層と他の導電型の素子用埋込層を有し、その上に形成
される他の導電型の半導体層に半導体素子を形成してな
る半導体装置において、分離用埋込層と素子用埋込層と
の相対的位置関係により定まる降伏電圧をもつダイオー
ドを保護素子として有している。
えており、一導電型の半導体基板に一導電型の分離用埋
込層と他の導電型の素子用埋込層を有し、その上に形成
される他の導電型の半導体層に半導体素子を形成してな
る半導体装置において、分離用埋込層と素子用埋込層と
の相対的位置関係により定まる降伏電圧をもつダイオー
ドを保護素子として有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図であり、第２図は
その一具体例の縦断面図である。Ｐ型シリコン基板１に
Ｎ型の埋込層３とＰ型埋込層４を形成後Ｎ−型のエピタ
キシャル層２を成長し、表面から絶縁Ｐ＋！５をＰ＋型
埋込層４に達するように拡散してエピタキシャル層２に
複数の島領域を互いに分離して形成する。Ｎ型埋込層３
を有する島領域の１つに、コレクタコンタクト用Ｎ領域
、ペース用Ｐ領域およびその内部にエミッタ用Ｎ領域を
形成してＮＰＮ）ランジスタロを作る。
その一具体例の縦断面図である。Ｐ型シリコン基板１に
Ｎ型の埋込層３とＰ型埋込層４を形成後Ｎ−型のエピタ
キシャル層２を成長し、表面から絶縁Ｐ＋！５をＰ＋型
埋込層４に達するように拡散してエピタキシャル層２に
複数の島領域を互いに分離して形成する。Ｎ型埋込層３
を有する島領域の１つに、コレクタコンタクト用Ｎ領域
、ペース用Ｐ領域およびその内部にエミッタ用Ｎ領域を
形成してＮＰＮ）ランジスタロを作る。
この時、Ｐ型基板１とＮ−型エピタキシャル層２との界
面付近では、素子分離用の埋込み１層４と埋込みＮ Ｒ
３の相対位置７によって耐圧ＶＢが定まる。この相対位
置７の距離を変えることで、この耐圧ＶＢをエピタキシ
ャルＮ層２に形成され九ＮＰＮトランジスタ６のコレク
タ耐圧よシ少し小さい値に設定すれば、トランジスタの
コレクタ耐圧より大きな電圧がコレクタにかかった時点
で埋込み２層４と埋込み８層３からなるダイオードが降
伏して、ＮＰＮ）ランジスタロの極部的な熱破壊を防ぎ
ＮＰＮ）ランジスタロを保護する。
面付近では、素子分離用の埋込み１層４と埋込みＮ Ｒ
３の相対位置７によって耐圧ＶＢが定まる。この相対位
置７の距離を変えることで、この耐圧ＶＢをエピタキシ
ャルＮ層２に形成され九ＮＰＮトランジスタ６のコレク
タ耐圧よシ少し小さい値に設定すれば、トランジスタの
コレクタ耐圧より大きな電圧がコレクタにかかった時点
で埋込み２層４と埋込み８層３からなるダイオードが降
伏して、ＮＰＮ）ランジスタロの極部的な熱破壊を防ぎ
ＮＰＮ）ランジスタロを保護する。
この種ダイオードは降伏電圧が比較的大きいので、ＮＰ
Ｎ）ランジスタロとしては比較的高耐圧のものが有効に
保ａ可能となる。
Ｎ）ランジスタロとしては比較的高耐圧のものが有効に
保ａ可能となる。
第３図は、本発明の他の実施例の回路図であり、第４図
はその具体例の縦断面図である。第２図の具体例同様に
Ｐ型基板１上のＮ−型エピタキシャル層２はＰ埋込層４
とＰ絶縁分離層５とで複数の島領域に分けられており、
その１つのＰ型基板１との界面にＮ埋込層３を有してい
る。Ｎ埋込層３上のエピタキシャル層２には素子は形成
されておらず、単にＮ拡散層８が形成されている。Ｎ拡
散層８は次に説明するＮ埋込ｒｆ１．３とＰ埋込層４と
のなすダイオードの電極であシ、例えば電源Ｖｃｃの電
位をとるように電源端子に配線される。この時、Ｐ埋込
層４はＰ型基板１を介して最低電位ＶＣＣとなっている
ため、Ｐ＋埋込層４とＮ−埋込層３の相対位置７で決ま
るダイオードの耐圧で電源ＶｃｃとＶｓｓ間の電Ｍは制
限される。すなわち、相対位置７の距離を適切にさだめ
る事により、電源ＶｃｃとＶｓｓ間にＰ埋込／Ｊ４とＮ
埋込層３から成るダイオードの降伏電圧以上の電圧がか
かることはなく、同じ基板】上に形成した他の素子に異
常に高い電圧がかかるのを防ぎ、係争を保護する。
はその具体例の縦断面図である。第２図の具体例同様に
Ｐ型基板１上のＮ−型エピタキシャル層２はＰ埋込層４
とＰ絶縁分離層５とで複数の島領域に分けられており、
その１つのＰ型基板１との界面にＮ埋込層３を有してい
る。Ｎ埋込層３上のエピタキシャル層２には素子は形成
されておらず、単にＮ拡散層８が形成されている。Ｎ拡
散層８は次に説明するＮ埋込ｒｆ１．３とＰ埋込層４と
のなすダイオードの電極であシ、例えば電源Ｖｃｃの電
位をとるように電源端子に配線される。この時、Ｐ埋込
層４はＰ型基板１を介して最低電位ＶＣＣとなっている
ため、Ｐ＋埋込層４とＮ−埋込層３の相対位置７で決ま
るダイオードの耐圧で電源ＶｃｃとＶｓｓ間の電Ｍは制
限される。すなわち、相対位置７の距離を適切にさだめ
る事により、電源ＶｃｃとＶｓｓ間にＰ埋込／Ｊ４とＮ
埋込層３から成るダイオードの降伏電圧以上の電圧がか
かることはなく、同じ基板】上に形成した他の素子に異
常に高い電圧がかかるのを防ぎ、係争を保護する。
〔発明の効果ｊ
以上に説明したように、本発明は、素子分離用の埋込層
層と埋込Ｎ層の耐圧を、その相対位置によって制御する
ごとにより、素子を静電気等にもとづく高電圧による破
壊から防ぎ、又、高耐圧電源間の過電圧印加による内部
素子の破壊を防ぐことができる。さらにこの耐圧がＮ
とＰの埋込層の相対位置のみに関与するため、素子表面
の面積には影響しないので、集積回路の集積密度を保護
回路のために損うことはない。
層と埋込Ｎ層の耐圧を、その相対位置によって制御する
ごとにより、素子を静電気等にもとづく高電圧による破
壊から防ぎ、又、高耐圧電源間の過電圧印加による内部
素子の破壊を防ぐことができる。さらにこの耐圧がＮ
とＰの埋込層の相対位置のみに関与するため、素子表面
の面積には影響しないので、集積回路の集積密度を保護
回路のために損うことはない。
第１図は、本発明の一実施例の回路図であシ、第２図は
その回路を実現した半導体装置の縦断面図である。 第３図は、本発明の他の実施例の回路図であり、第４図
はその回路を実現した半導体装置の縦断面図である。 １・・・・・・ＰＷ基板、２・・・・・・Ｎ−エピタキ
シャルＮ層、３・・・・・・Ｎ埋込層、４・・・・・・
Ｐ埋込層、５・・・・・・Ｐ絶縁分離層、６・・・・・
・ＮＰＮトランジスタ、７・・・・・・相対位置、８・
・・・・・へ拡散ｊ−０ 代理人 弁理士 内 原 晋 、ｇＮＰＩＶＴｉ だ ＶＳ５ Ｖに
その回路を実現した半導体装置の縦断面図である。 第３図は、本発明の他の実施例の回路図であり、第４図
はその回路を実現した半導体装置の縦断面図である。 １・・・・・・ＰＷ基板、２・・・・・・Ｎ−エピタキ
シャルＮ層、３・・・・・・Ｎ埋込層、４・・・・・・
Ｐ埋込層、５・・・・・・Ｐ絶縁分離層、６・・・・・
・ＮＰＮトランジスタ、７・・・・・・相対位置、８・
・・・・・へ拡散ｊ−０ 代理人 弁理士 内 原 晋 、ｇＮＰＩＶＴｉ だ ＶＳ５ Ｖに
Claims (1)
- 一導電型の半導体基板上に他の導電型の埋込み層と前記
一導電型の埋込み層とを有し、その上に前記他の導電型
のエピタキャル層を有し、該エピタキシャル層表面から
前記一導電型の埋込み層に達するように形成されて該エ
ピタキシャル層の一部を他から分離する前記一導電型の
分離拡散領域とを有し、前記他の導電型および前記一導
電型の埋込み層の相対的位置関係により定まる降伏電圧
をもつダイオードを保護回路として有することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138502A JPS63301555A (ja) | 1987-06-01 | 1987-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138502A JPS63301555A (ja) | 1987-06-01 | 1987-06-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63301555A true JPS63301555A (ja) | 1988-12-08 |
Family
ID=15223623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138502A Pending JPS63301555A (ja) | 1987-06-01 | 1987-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63301555A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521414A (en) * | 1993-04-28 | 1996-05-28 | Sgs-Thomson Microelectronics S.R.L. | Monolithic integrated structure to protect a power transistor against overvoltage |
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
| JP2013073993A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
-
1987
- 1987-06-01 JP JP62138502A patent/JPS63301555A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521414A (en) * | 1993-04-28 | 1996-05-28 | Sgs-Thomson Microelectronics S.R.L. | Monolithic integrated structure to protect a power transistor against overvoltage |
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
| JP2013073993A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
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