JPH035850A - キャッシュ無効化のためのバス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 主記憶装置を共有する複数の中央処理装置からなるデー
タ処理システムにおけるキャッシュの無効化制御方式の
改良に関し、 キャッシュ無効化処理のためのアドレス待ち行列の待ち
数を待ち行列の容量以下に保つことを目的とし、 タグ装置を、システムバス上を監視し他のプロセッサに
よる主記憶装置の更新時にデータの不一致が生じた場合
に発生する不一致アドレス通知要求の待ち数をカウント
するカウント手段と、このカウント手段のカウント値が
ある一定の上限値あるいは下限値に達したことを検出す
る比較手段と、前記カウント値が上限値に達したことが
検出されたときにはバスアービタを通してバス使用権を
得てシステムバスの使用権を優先取得してシステムバス
をウェイト状態にし、カウント値が下限値に達したこと
が検出されたときにはシステムバスの使用権を解放して
システムバスのウェイト状態を解除する制御手段より構
成する。

［産業上の利用分野Ｊ 本発明は、主記憶装置を共有する複数の中央処理装置（
ＣＰ　Ｕ）からなるデータ処理システムに係り、特に外
部タグ装置の制御と主記憶装置アクセスのバス調停（バ
スアービトレーション）によるキャッシュの無効化制御
方式の改良に関する。

データ処理システムにおいては、処理速度の改善のため
に中央処理装置の中にアクセスタイムの短い高速のＲＡ
Ｍ　（Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ
）を内蔵する技術が広く用いられる。また、システムバ
スに複数の中央処理装置が接続されると、データが内蔵
ＲＡＭに依存しない場合やライト（ｗｒｉｔｅ）動作の
ためにシステムバスのアクセスが頻繁に起こってバスの
転送限界に達し、各プロセッサ（データ処理器）の性能
が落ちることがある。そのため、各プロセッサはそれぞ
れ中央処理装置の外部に比較的高速でかなりの容量を持
つローカルメモリを接続して、処理速度を向上させる手
法をとることが珍しくなくなった。

このようなローカルメモリは主記憶装置のコピーを保持
するいわゆるキャッシュとして働くが、そのようなキャ
ッシュを使用するプロセッサは、他のプロセッサによっ
て主記憶装置が更新されたとき、キャッシュに保持され
ている当該データ（更新前のデータ）を無効とする処理
が必要である。

［従来の技術］ 第６図は計算機システムの従来の構成の一例を示した図
である。この例では、同一構成の２台のプロセッサ（デ
ータ処理器）１Ａ，１Ｂ、主記憶装置２及びシステムバ
ス３から構成されている。

また、各プロセッサは、中央処理装置４、主記憶装置２
のデータのコピーを保持するローカルメモリ５、タグ装
置６、非常に高速で小容量の内部キャッシュ７及びロー
カルバス８より構成されている。ローカルメモリ５は比
較的高速でかなり大きい容量（シかし主記憶装置２の容
量には及ばない）のメモリである。

タグ装置６は、ローカルメモリ５に保持されるデータの
対応する主記憶装置２上のアドレス等を更新管理するア
ドレス情報記録部と、システムバス３上を監視し他のプ
ロセッサによる主記憶装置２の更新時にデータの不一致
が生じた場合には不一致アドレス通知要求を中央処理装
置４に順次伝えるための待ち行列手段を有する。

このような各プロセッサは内部キャッシュ７とローカル
メモリ５及び主記憶装置２の３階層のメモリを用いてデ
ータ処理を行なう。このときのアクセス動作は次のよう
になる。

まず、内部キャッシュ７にアクセスデータが存在すれば
そのままデータを中央処理装置４が用いる。このときロ
ーカルバス８、システムバス３は用いられない。

内部キャッシュ７Ｉこアクセスデータが存在しない場合
は、ローカルバス８を用いてローカルメモリ５をアクセ
スする。

ローカルメモリ５にアクセスデータがあればデータを中
央処理装置４が用いると共に内部キャッシュ７を更新す
ることが一般に行なわれ、タグ装置６は更新される。

一方、他のプロセッサにより主記憶装置２の更新が行な
われた場合には、必ずタグ装置６を通じて内部キャッシ
ュ７の一部のデータの無効化処理が行なわれる。システ
ムバス３よりタグ装置６に通知された更新アドレスはタ
グ装置６の待ち行列のアドレスと比較され、もし一致す
れば主記憶装置２と一貫性のとれていないデータが内部
キャッシュ７上に存在することになり、無効化アドレス
待ち行列に登録される。

［発明が解決しようとする課題］ しかしながら、従来のこのような計算機システムにおけ
るキャッシュ無効化方式においては、待ち行列がオーバ
ーフローしてしまう欠点があった。

すなわち、システムバス３を他のプロセッサが長期間専
有して書き込みを行っているとき、プロセッサがローカ
ルバス８を使用している場合には、待ち行列が増えるこ
とはあっても減少することはないので、待ち行列の構成
数を越えてしまうことがある。そのため、主記憶装置２
と内部キャッシュ７のデータの一貫性が完全に保証され
ないという欠点があった。

本発明の目的は、各プロセッサにおいてプロセッサのデ
ータ処理能力は落とさずにキャッシュ無効化処理のため
のアドレス待ち行列の待ち数を待ち行列の容量以下に保
つようにしたキャッシュ無効化のためのバス制御方式を
提供することにある。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。図において、１Ａ
，１Ｂはそれぞれプロセッサ（データ処理器）、２は主
記憶装置、３はプロセッサと主記憶装置２を相互結合す
るシステムバスである。９はシステムバス３の使用権を
調停するバスアービタである。

各プロセッサ１Ａ，１Ｂは、内部キャッシュ７を有する
中央処理装置４と、ローカルメモリ５及びタグ装置６よ
り構成され、中央処理装置４はローカルバス８によりロ
ーカルメモリ５及びタグ装置６と結合されている。

タグ装置６は、システムバス３上を監視し他のプロセッ
サによる主記憶装置２の更新時にデータの不一致が生じ
た場合に発生する不一致アドレス通知要求の待ち数をカ
ウントするカウント手段６■と、そのカウント値がある
一定の上限値あるいは下限値に達したことを検出する比
較手段６２と、カウント値が上限値に達したことが検出
されたときにはバスアービタ９を通してバス使用権を得
てシステムバス権を優先取得してシステムバス３をウェ
イト状態にし、カウント値が下限値に達したことが検出
されたときにはシステムバス権を解放してシステムバス
のウェイト状態を解除する制御手段６３とから構成され
ている。

〔作用］ 比較手段６２においてカウント値が待ち行列の上限に達
したとき、プロセッサＩＡ（ＩＢ）はシステムバス３を
ウェイト状態とする。そのウェイト期間中は、各プロセ
ッサ共に新たな待ち行列追加はなく、プロセッサＩＡ（
ＩＢ）はそれぞれのローカルバス８の空き具合いにより
待ち行列の消化（中央処理装置４によるデータ処理）を
行ない、待ち行列を減少させることができる。

このようにして、次の新たな無効化のためのウェイト要
求を必要とするまでは、十分な期間にわたりシステムバ
ス３を解放することができるようになる。

［実施例］ 第２図は本発明のキャッシュ無効化のためのバス制御方
式に係る計算機システムの一実施例を示す要部構成図で
ある。図において、第１図と同等部分には同一符号を付
しである。１Ａ，１Ｂ、ＩＣはプロセッサ、６Ａ、６Ｂ
、６Ｃは同一構成のタグ装置、８Ａ、８Ｂ、８Ｃはロー
カルバスである。

第３図はタグ装置の詳細を示すブロック図である。カウ
ント手段６１において、６１１は待ち行列で、ここでは
１０個の待ち行列が確保されているが、ローカルメモリ
５に保持されるデータの対応する主記憶装置２上のアド
レスが登録される。

この待ち行列はいわゆるシフトレジスタで構成され、新
たなアドレスが登録されるときは各データがシフトされ
る。６１２は外部タグＲＡＭで、待ち行列にアドレス登
録された主記憶装置上のアドレスが記憶される。６１３
は更新管理制御部で、中央処理装置４によりデータ処理
の終了した待ち行列のアドレスを更新するために外部タ
グＲＡＭを更新するための管理を行なう。６１４は待ち
行列に残っている待ち数をカウントするカウンタである
。

このような構成における動作を、第４図に示すバス権と
待ち数の推移の図及び第５図に示す待ち行列の推移の図
をそれぞれ参照して、次に説明する。なお、ここでは待
ち数の上限値を８、下限値を３とする。

初期状態として、プロセッサＩＡの待ち行列ハ未処理が
６個残っている状態より始める。最初に、システムバス
３を用いてプロセッサＩＣが主記憶装置２の更新を行な
う。この場合システムバス３のアドレスがプロセッサＩ
Ａの外部タグＲＡＭ６１２に登録中であったとすると、
そのアドレスは無効化待ち行列に入力される。一方、プ
ロセッサＩＡのローカルバス８Ａを中央処理装置４がア
クセスしていてキャッシュの無効化が行なわれないため
、待ち行列の先頭データ１４３５Ｅ７８（ｈ）　（ｈは
その数値が１６進数表記であることを示す記号）は待ち
行列内をシフトするだけである。

第４サイクルには待ち数のカウント値が上限値に達、す
るので、プロセッサＩＡはアービタ９を通してシステム
バス権を獲得し、バスをウェイト状態にする。これによ
り待ち行列の数が８より大きくなることを防ぐ。更に、
システムバス権を持ったタグ装置はローカルバス８Ａ上
でもキャッシュ無効化のためのバス要求を請求し、この
状態では中央処理装置と同じ優先度を持つ。

これにより、第６サイクルから第１８サイクルまでタグ
装置によるキャッシュの無効化が行なわれ、待ち数のカ
ウント値が減少して下限値に達する。これを受けてプロ
セッサＩＡはウェイト状態を解除してバス使用権をプロ
セッサＩＢに明は渡す。

第２０サイクルから第２１サイクルまではプロセッサＩ
Ｃが主記憶装置２にアクセスするが、プロセッサＩＡの
タグ装置６Ａにおける待ち数のカウント値は増えない。

これはアクセスがリードオペレーションであったか、あ
るいはライトオペレーションであって、更新光のアドレ
スがプロセッサＩＡの外部タグＲＡＭ６１２に登録され
ていなかったためである。

なお、実施例では待ち行列の個数を１０個、待ち数の上
限値を８、待ち数の下限値を３としたが、本発明はこれ
に限定されるものではなく、適宜任意の個数及び値とし
て何等差し支えない。

［発明の効果］ 以上説明したように、本発明によれば、従来の計算機シ
ステムに少量のハードウェアを追加するだけでキャッシ
ュの待ち行列の待ち数を柔軟に管理することができ、そ
の結果複数の各プロセッサのデータ処理能力を落とすこ
となく一貫性のある計算機システムを構築することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明のキャッシュ無効化のためのバス制御方
式に係る計算機システムの一実施例を示す要部構成図、 第３図はタグ装置の詳細を示すブロック図、第４図はバ
ス権と待ち数の推移の図、 第５図は待ち行列の推移を示す図、 第６図は計算機システムの従来の構成の一例を示す図で
ある。 第１図において、 １Ａ，１Ｂ、ＩＣはプロセッサ、 ２は主記憶装置、 ３はシステムバス、 ４は中央処理装置、 ５はローカルメモリ、 ６Ａはタグ装置、 ７はキャッシュ、 ８はローカルバス、 ６１はカウント手段、 ６２は比較手段、 ６３は制御手段である。

Claims (1)

1. 【特許請求の範囲】 主記憶装置（２）と、 高速のキャッシュ（７）を有した中央処理装置（４）と
   ローカルメモリ（５）及びタグ装置（６）を有し、デー
   タ処理を行なう複数のプロセッサ（１Ａ，１Ｂ）と、 それらを相互に結合するシステムバス（３）と、バス使
   用権を調停するアービタ（９） より構成された計算機システムにおいて、 前記各プロセッサ（１Ａ，１Ｂ）の中央処理装置（４）
   はローカルバス（８）経由でローカルメモリ（５）及び
   タグ装置（６）と結合し、 前記タグ装置（６）は、システムバス（３）上を監視し
   他のプロセッサによる主記憶装置（２）の更新時にデー
   タの不一致が生じた場合に発生する不一致アドレス通知
   要求の持ち数をカウントするカウント手段（６１）と、
   このカウント手段（６１）のカウント値がある一定の上
   限値あるいは下限値に達したことを検出する比較手段（
   ６２）と、前記カウント値が上限値に達したことが検出
   されたときには前記バスアービタ（９）を通してバス使
   用権を得てシステムバス（３）の使用権を優先取得して
   システムバス（３）をウェイト状態にし、前記カウント
   値が下限値に達したことが検出されたときにはシステム
   バス（３）の使用権を解放してシステムバス（３）のウ
   ェイト状態を解除する制御手段（６３）より構成され、 待ち数を待ち行列の構成数以下に保つように制御するこ
   とを特徴とするキャッシュ無効化のためのバス制御方式
   。