JPH0358620A - ＢｉＭＯＳ型半導体集積回路 - Google Patents
ＢｉＭＯＳ型半導体集積回路Info
- Publication number
- JPH0358620A JPH0358620A JP1194775A JP19477589A JPH0358620A JP H0358620 A JPH0358620 A JP H0358620A JP 1194775 A JP1194775 A JP 1194775A JP 19477589 A JP19477589 A JP 19477589A JP H0358620 A JPH0358620 A JP H0358620A
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- JP
- Japan
- Prior art keywords
- output
- transistor
- npn
- current
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
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- 230000005669 field effect Effects 0.000 claims description 10
- 230000000694 effects Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 241000272470 Circus Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08112—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in bipolar transistor switches
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路、例えはＴ Ｔ Ｔ．．，出力
回路に関するものであり、特に、高レベル出力時におけ
る出力端子の接地電位短絡に対する電流制限に関するも
のである。
回路に関するものであり、特に、高レベル出力時におけ
る出力端子の接地電位短絡に対する電流制限に関するも
のである。
［従来の技術］
デシタル集積回路における人出力インタフェースのレベ
ルとしては大きく分けてＥＣＬレＪ＼ル、ＴＴＬレＩ＼
ルおよひＣＭＯＳレベルの３種類がある。従来これらの
レベルの適用区分としては、動作速度という観点からみ
ると、Ｅ Ｃ Ｌレベルは高速用、ＴＴＬレベルは中速
用、ＣＭＯＳレベルは低速用とされていた。しかしなが
ら、近年トランジスタの高性能化に伴い、従来ＴＴＬレ
ベルとされていた領域はＣＭＯＳレベルにＥＣＬレベル
とされていた領域はＴＴＬレペルに置き換わりつつある
。特に、近年バイポーラトランジスタとＣＭＯＳトラン
ジスタとを糺み合わせたＢｉＣＭＯＳ回路の普及に伴い
、ＴＴＬレベルの高速化は顕著なものが見られる。
ルとしては大きく分けてＥＣＬレＪ＼ル、ＴＴＬレＩ＼
ルおよひＣＭＯＳレベルの３種類がある。従来これらの
レベルの適用区分としては、動作速度という観点からみ
ると、Ｅ Ｃ Ｌレベルは高速用、ＴＴＬレベルは中速
用、ＣＭＯＳレベルは低速用とされていた。しかしなが
ら、近年トランジスタの高性能化に伴い、従来ＴＴＬレ
ベルとされていた領域はＣＭＯＳレベルにＥＣＬレベル
とされていた領域はＴＴＬレペルに置き換わりつつある
。特に、近年バイポーラトランジスタとＣＭＯＳトラン
ジスタとを糺み合わせたＢｉＣＭＯＳ回路の普及に伴い
、ＴＴＬレベルの高速化は顕著なものが見られる。
ＴＴＬレベルの出力回路の代表例を第３図に示す。この
回路において低レベルはＮＰＮ｝ランシスタ４のベース
，エミッタ間順方向電圧（〜Ｏ．８Ｖ）とＮＰＮトラン
ジスタのベース，コＩノクタ間にＩｌｌｊ方向に接続さ
れたショツｌ・キーハリアタイオート（以下、ＳＢＤ）
４’の順方向電圧（〜０．６Ｖ）の差（〜０．２Ｖ）で
決定される。一方、高し・＼ルはターリントン接続され
た一対のＮＰＮトランジスタ２，３のＪ＼−ス，エミツ
タ間順方向電圧２段分が電源電圧より降下した値（５．
ＯＶＯ．８Ｘ２Ｖ＝３．４Ｖ）で決定される。
回路において低レベルはＮＰＮ｝ランシスタ４のベース
，エミッタ間順方向電圧（〜Ｏ．８Ｖ）とＮＰＮトラン
ジスタのベース，コＩノクタ間にＩｌｌｊ方向に接続さ
れたショツｌ・キーハリアタイオート（以下、ＳＢＤ）
４’の順方向電圧（〜０．６Ｖ）の差（〜０．２Ｖ）で
決定される。一方、高し・＼ルはターリントン接続され
た一対のＮＰＮトランジスタ２，３のＪ＼−ス，エミツ
タ間順方向電圧２段分が電源電圧より降下した値（５．
ＯＶＯ．８Ｘ２Ｖ＝３．４Ｖ）で決定される。
ところで、この出力回路においては高レベル出力時に出
力端子が接地電位に短絡された場合に、ダーリントン接
続されたＮＰＮトランジスタ２，３に大電流が流れ、ひ
いてはホンデインクワイヤが溶融する等の不具合が発生
するおそれがあり、かかる不具合を回避するために抵抗
６か設けられている。すなわち高レベル出力時の出力端
子の接地電位短絡により流れたＮＰＮ｝ランシスタ３の
コレクタ電流により抵抗６の電圧降下で八の電位を降下
させ、ＮＰＮトランジスタ３を飽和状態に陥れ、出力電
流の制限を行なおうとするものである。
力端子が接地電位に短絡された場合に、ダーリントン接
続されたＮＰＮトランジスタ２，３に大電流が流れ、ひ
いてはホンデインクワイヤが溶融する等の不具合が発生
するおそれがあり、かかる不具合を回避するために抵抗
６か設けられている。すなわち高レベル出力時の出力端
子の接地電位短絡により流れたＮＰＮ｝ランシスタ３の
コレクタ電流により抵抗６の電圧降下で八の電位を降下
させ、ＮＰＮトランジスタ３を飽和状態に陥れ、出力電
流の制限を行なおうとするものである。
［発明か解決しようとする問題点］
上述し・た従来の出力回路には以下の様な欠点かあった
。すなわちトランジスタの高性能化による高速化か具現
するに伴い、前述した高レベル出力時の出力短絡による
電流制限抵抗６が実動作時にＮＰＮトランジスタ３の立
ち上がり時過渡電流までも制限してしまうという問題点
てある。この問題点を解決するための最も簡単な方法と
しては、抵抗６を削除（すなわち節点Ａを電源電圧の電
位に短絡）すれは良いが、この方法では結局高レベル出
力時の出力短絡による電流制限が不可能となるため根本
的な解決策となり得なかった。
。すなわちトランジスタの高性能化による高速化か具現
するに伴い、前述した高レベル出力時の出力短絡による
電流制限抵抗６が実動作時にＮＰＮトランジスタ３の立
ち上がり時過渡電流までも制限してしまうという問題点
てある。この問題点を解決するための最も簡単な方法と
しては、抵抗６を削除（すなわち節点Ａを電源電圧の電
位に短絡）すれは良いが、この方法では結局高レベル出
力時の出力短絡による電流制限が不可能となるため根本
的な解決策となり得なかった。
［問題点を解決するための手段コ
本願第１発明の要旨は、バイポーラトランジスタと電界
効果型トランジスタとを同一チップ上に集積したＢｉＭ
ＯＳ型半導体集積回路において、ダーリントン接続ざれ
出力ノードに高レベル出力を供給する一対のＮＰＮトラ
ンジスタと、上記ダーリントン接続された一対のＮＰＮ
｝ランシスタのうぢの前段のＮ Ｐ Ｎ ｌ・ランシ
スタのＪ＼−スにソースが接続され、後段のＮＰＮ ｝
ランシスタのエミッタにケートとドレインとが共通接続
されており、上記高レベル出力時に上記出力ノードか接
地電位に短絡した状態になると導通して上記一対のＮＰ
Ｎ｝ランシスタに流れる電流を制限するＰチャンネル型
電界効果トランジスタと、上記出力ノードに低レベル出
力を供給する低レベル出力供給回路とを有することであ
る。
効果型トランジスタとを同一チップ上に集積したＢｉＭ
ＯＳ型半導体集積回路において、ダーリントン接続ざれ
出力ノードに高レベル出力を供給する一対のＮＰＮトラ
ンジスタと、上記ダーリントン接続された一対のＮＰＮ
｝ランシスタのうぢの前段のＮ Ｐ Ｎ ｌ・ランシ
スタのＪ＼−スにソースが接続され、後段のＮＰＮ ｝
ランシスタのエミッタにケートとドレインとが共通接続
されており、上記高レベル出力時に上記出力ノードか接
地電位に短絡した状態になると導通して上記一対のＮＰ
Ｎ｝ランシスタに流れる電流を制限するＰチャンネル型
電界効果トランジスタと、上記出力ノードに低レベル出
力を供給する低レベル出力供給回路とを有することであ
る。
本願第２発明の要旨は、ハイボーラトランジスタと電界
効果型トランジスタとを同一チップ上に集積したＢｉＭ
ＯＳ型半導体集積回路において、ダーリントン接続され
出力ノードに高レベル出力を供給する一対のＮＰＮトラ
ンジスタと、ドレインとゲートが上記ダーリントン接続
された一対のＮＰＮトランジスタのうちの前段のＮＰＮ
トランジスタのベースに、ソースが後段のＮＰＮトラン
ジスタのエミッタにそれぞれ接続されたＮチャンネル型
電界効果トランジスタと、」二記出力ノードζこ低レ・
＼ルＨ］力を１共給する圓レベル出力供給回路とを有す
ることである。
効果型トランジスタとを同一チップ上に集積したＢｉＭ
ＯＳ型半導体集積回路において、ダーリントン接続され
出力ノードに高レベル出力を供給する一対のＮＰＮトラ
ンジスタと、ドレインとゲートが上記ダーリントン接続
された一対のＮＰＮトランジスタのうちの前段のＮＰＮ
トランジスタのベースに、ソースが後段のＮＰＮトラン
ジスタのエミッタにそれぞれ接続されたＮチャンネル型
電界効果トランジスタと、」二記出力ノードζこ低レ・
＼ルＨ］力を１共給する圓レベル出力供給回路とを有す
ることである。
［発明０作用］
上記構成に係るＢｉＭＯＳ半導体集積回路では、Ｐチャ
ンネル型電界効果トランジスタまたはＮチャンネル型電
界効果トランジスタか、大電流の発生を防止している。
ンネル型電界効果トランジスタまたはＮチャンネル型電
界効果トランジスタか、大電流の発生を防止している。
一方、ターリントン接続の後段トランジスタは直接（す
なわち抵抗体なしで）電源電位に接続されており、通常
動作時に、その立ち上がり電流が制限されず、高速動作
か実現される。
なわち抵抗体なしで）電源電位に接続されており、通常
動作時に、その立ち上がり電流が制限されず、高速動作
か実現される。
［発明のＩＸ来技術に刻する相違点コ
上述した従来の出力回路に対し、本発明は通常の動作時
には、ダーリントン接続されたＮＰＮ｝ランシスタには
ほとんど影響せず、 ゛高レベル出力時″てかつ″出力
端子が接地電位に短絡″という特殊な条件下においての
み分流経路を生し出力電流を制限する回路形式を、ＭＯ
Ｓトランジスタ１素子を１′：Ｊ加し７たのみて実現さ
せるという相違点を有し・ている。
には、ダーリントン接続されたＮＰＮ｝ランシスタには
ほとんど影響せず、 ゛高レベル出力時″てかつ″出力
端子が接地電位に短絡″という特殊な条件下においての
み分流経路を生し出力電流を制限する回路形式を、ＭＯ
Ｓトランジスタ１素子を１′：Ｊ加し７たのみて実現さ
せるという相違点を有し・ている。
［実施例］
次に本発明の実施例について説明する。
第１図に本発明の第１実施例を示す。ＴＴＬ出力回路の
高速化をはかるため、出力電流の制限用抵抗（第３図−
６）及ひＳＢＤ７を削除し、第３図で示すところの節点
Ａを電源電圧の電位に短絡している。出力電流の制限用
抵抗のかわりにＰチャンネルＭＯＳトランジスタ６か挿
入されている。
高速化をはかるため、出力電流の制限用抵抗（第３図−
６）及ひＳＢＤ７を削除し、第３図で示すところの節点
Ａを電源電圧の電位に短絡している。出力電流の制限用
抵抗のかわりにＰチャンネルＭＯＳトランジスタ６か挿
入されている。
まず通常の動作におけるＰチャンネルＭＯＳ＋−ランジ
スタ６の動作について説明する。高レベル出力時、ＮＰ
Ｎトランジスタ２，３かオンし、Ａの電位はほぼＶＣＣ
まて上昇し、出力の高レベル（ＶＢ）は、 ＶＢ＝ＶＣＣ−２ＸＶＦ’ ＃３．８Ｖとなる。ここて
ＶＦ’ζ．ｔＮＰＮトランジスタ２，３の低電流域にお
けるベース，エミツタ間順方向電圧（〜０．６Ｖ）を示
す。この状態においてＰチャシネルＭ０ｓ｝ランシスタ
６は、 ＶＧＳｌ＝ｌＶＤＳｌ＝１．２Ｖ となり、ＶＴＲ （ＰチャンネルＭ Ｏ Ｓ トランジ
スタの閾値電圧）＝−０．８Ｖてあるため、一見オンし
ているように見えるがＰチャンネルＭＯＳ｝ランシスタ
の駆動電流小及び線形領域かＮチャンネルＭａｓトラン
ジスタに比へ広いことにより、電流はほとんど６を流れ
ない。一方、低レベル出力時にはＮＰＮトランジスタ１
，４がオンし、Ａの電位は、 ＶＡ＝２ＸＶＦ−ＶＦ （ＳＢＤ） ：１．ＯＶとなる
。ここてＶＦ （ＳＢＤ）はＳＢＤ １ ’の順方向電
圧（〜０．６Ｖ）を示す。
スタ６の動作について説明する。高レベル出力時、ＮＰ
Ｎトランジスタ２，３かオンし、Ａの電位はほぼＶＣＣ
まて上昇し、出力の高レベル（ＶＢ）は、 ＶＢ＝ＶＣＣ−２ＸＶＦ’ ＃３．８Ｖとなる。ここて
ＶＦ’ζ．ｔＮＰＮトランジスタ２，３の低電流域にお
けるベース，エミツタ間順方向電圧（〜０．６Ｖ）を示
す。この状態においてＰチャシネルＭ０ｓ｝ランシスタ
６は、 ＶＧＳｌ＝ｌＶＤＳｌ＝１．２Ｖ となり、ＶＴＲ （ＰチャンネルＭ Ｏ Ｓ トランジ
スタの閾値電圧）＝−０．８Ｖてあるため、一見オンし
ているように見えるがＰチャンネルＭＯＳ｝ランシスタ
の駆動電流小及び線形領域かＮチャンネルＭａｓトラン
ジスタに比へ広いことにより、電流はほとんど６を流れ
ない。一方、低レベル出力時にはＮＰＮトランジスタ１
，４がオンし、Ａの電位は、 ＶＡ＝２ＸＶＦ−ＶＦ （ＳＢＤ） ：１．ＯＶとなる
。ここてＶＦ （ＳＢＤ）はＳＢＤ １ ’の順方向電
圧（〜０．６Ｖ）を示す。
また、この時Ｂの電位は、
ＶＢ＝ＶＦ−ＶＦ （ＳＢＤ）ξ０．２Ｖとなる。この
状態においてＰチャンネルＭＯＳ＋−ランジスタ６は、 ＶＧＳ ｌ ＝ ｌ ＶＤＳ ｌ ＝０．
８Ｖとなり、ＶＴＰ＝−０．８Ｖてあるためオンし
ない（あるいは弱反転状態となっている）。
状態においてＰチャンネルＭＯＳ＋−ランジスタ６は、 ＶＧＳ ｌ ＝ ｌ ＶＤＳ ｌ ＝０．
８Ｖとなり、ＶＴＰ＝−０．８Ｖてあるためオンし
ない（あるいは弱反転状態となっている）。
一〇一
ここて高レベル出力時に出力か接地電位に短絡した場合
を考える。Ｎ Ｐ Ｎ ｌ−ランシスタ２の王−ミッタ
面積を出力短絡時の電流領域てＶＦか充分大きくなるよ
うに設計すれは、出力短絡状態の時のみＰチャンネルＭ
ＯＳトランジスタ６をオンさぜることかてきる。すなわ
ち、 ＶＦ （２） ＝１． ５Ｖ， ＶＦ （３）＝１．ＯＶ→ＶＡ−ＶＢ＝２．５Ｖ．゜．
Ｉ ＶＧＳ Ｉ ＝ ｌ ＶＤＳ Ｉ ＝２． ５
ＶこのときＰチャンネルＭＯＳ＋−ランジスタ６のソー
ス電位はウェル電位（＝ＶＣＣ）よりも低いため、基板
効果によりｌ ＶＴＰ ｌ〜１．５Ｖ程度になっている
。しかしｌ ＶＧＳ ｌ及びＩＶＤｓＩが充分大きいの
てＮ Ｐ Ｎ トランジスタ２のベース電流を制限し、
従って出力電流を制限することができる。
を考える。Ｎ Ｐ Ｎ ｌ−ランシスタ２の王−ミッタ
面積を出力短絡時の電流領域てＶＦか充分大きくなるよ
うに設計すれは、出力短絡状態の時のみＰチャンネルＭ
ＯＳトランジスタ６をオンさぜることかてきる。すなわ
ち、 ＶＦ （２） ＝１． ５Ｖ， ＶＦ （３）＝１．ＯＶ→ＶＡ−ＶＢ＝２．５Ｖ．゜．
Ｉ ＶＧＳ Ｉ ＝ ｌ ＶＤＳ Ｉ ＝２． ５
ＶこのときＰチャンネルＭＯＳ＋−ランジスタ６のソー
ス電位はウェル電位（＝ＶＣＣ）よりも低いため、基板
効果によりｌ ＶＴＰ ｌ〜１．５Ｖ程度になっている
。しかしｌ ＶＧＳ ｌ及びＩＶＤｓＩが充分大きいの
てＮ Ｐ Ｎ トランジスタ２のベース電流を制限し、
従って出力電流を制限することができる。
次に第２図に本発明の第２実施例を示す。第１図と同様
その動作について説明する。
その動作について説明する。
高レベル出力時ＮＰＮ｝ランシスタ２，３がオンし、八
の電位はほぼ■ＣＣまて上昇し出力のハ＝１０ イレｌ＼ルは第１図と同様に、 ＶＢ＝ＶＣＣ−２ＸＶＦ’ 共３．８Ｖとなる。このと
きＮチャンネルＭ （Ｊ Ｓ ｌ−ランシスタ６のソー
スかウエル電位（ ＝ Ｏ Ｖ ）よりも高いため基板
効果によりＶＴＮ〜２．０■となるため、ＶＧＳ ｌ
＝ ｌ ＶＤＳ ｌ ＝ １． ２Ｖより、ＭＯＳ｝
ランシスタ６はオンしない。一方、低レベル出力時には
第１図と同様、 ＶＡξ１．ＯＶ，ＶＢξ０．２Ｖ ．゛、ｌＶＧｓｌ＝ｌＶＤｓｌ＝０．８Ｖとなり、ＶＴ
Ｎ＝０．７Ｖであるため、ＮチャンネルＭＯＳ｝ランシ
スタ６はほとんどオンしない。
の電位はほぼ■ＣＣまて上昇し出力のハ＝１０ イレｌ＼ルは第１図と同様に、 ＶＢ＝ＶＣＣ−２ＸＶＦ’ 共３．８Ｖとなる。このと
きＮチャンネルＭ （Ｊ Ｓ ｌ−ランシスタ６のソー
スかウエル電位（ ＝ Ｏ Ｖ ）よりも高いため基板
効果によりＶＴＮ〜２．０■となるため、ＶＧＳ ｌ
＝ ｌ ＶＤＳ ｌ ＝ １． ２Ｖより、ＭＯＳ｝
ランシスタ６はオンしない。一方、低レベル出力時には
第１図と同様、 ＶＡξ１．ＯＶ，ＶＢξ０．２Ｖ ．゛、ｌＶＧｓｌ＝ｌＶＤｓｌ＝０．８Ｖとなり、ＶＴ
Ｎ＝０．７Ｖであるため、ＮチャンネルＭＯＳ｝ランシ
スタ６はほとんどオンしない。
ここで高レベル出力時に出力が接地電位に短絡した場合
を考える。第１図と同様ＮＰｒトランジスタ２のエミッ
タ面積を出力短絡時の電流領域て■Ｆが充分大きくなる
ように設計ずれは出力短絡状態の時のみＮチャンネルＭ
ＯＳ｝ランシスタ６をオンさせることができる。すなわ
ち、 ＶＦ （２） ＝１． ５Ｖ， ＶＦ （３）＝１．ＯＶ→ＶＡ−ＶＢ＝２．５Ｖ１１− ．’．ｌ ＶＧＳ ｌ ＝ ｌ ＶＤＳ
ｌ ＝２． ５Ｖ二〇ときＮチャンネルｒＶｆ Ｏ
Ｓ ｌ−ランシスタ６のソース電位はＯＶなので基板
効果は存在せずＶ Ｔ Ｎ＝Ｃ］．７Ｖのため６は充分
オンし、Ｎ Ｆ’ Ｎ ＋−ランシスタ２のベース電流
を制限し、従って出力電流を制限することができる。
を考える。第１図と同様ＮＰｒトランジスタ２のエミッ
タ面積を出力短絡時の電流領域て■Ｆが充分大きくなる
ように設計ずれは出力短絡状態の時のみＮチャンネルＭ
ＯＳ｝ランシスタ６をオンさせることができる。すなわ
ち、 ＶＦ （２） ＝１． ５Ｖ， ＶＦ （３）＝１．ＯＶ→ＶＡ−ＶＢ＝２．５Ｖ１１− ．’．ｌ ＶＧＳ ｌ ＝ ｌ ＶＤＳ
ｌ ＝２． ５Ｖ二〇ときＮチャンネルｒＶｆ Ｏ
Ｓ ｌ−ランシスタ６のソース電位はＯＶなので基板
効果は存在せずＶ Ｔ Ｎ＝Ｃ］．７Ｖのため６は充分
オンし、Ｎ Ｆ’ Ｎ ＋−ランシスタ２のベース電流
を制限し、従って出力電流を制限することができる。
［発明の効果］
以上説明したように本発明は、高レベル出力状態で出力
端子が接地電位に短絡した場合にのみオンするよう；こ
ＭＯＳトランジスタを接続することにより、通常動作に
影響を与えず、出力短絡時の電流制限回路を具備し、か
つＴ Ｔ Ｌ，出力の高速化をはかることが可能となる
ものである。
端子が接地電位に短絡した場合にのみオンするよう；こ
ＭＯＳトランジスタを接続することにより、通常動作に
影響を与えず、出力短絡時の電流制限回路を具備し、か
つＴ Ｔ Ｌ，出力の高速化をはかることが可能となる
ものである。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は従来例を示す
回路図である。 一１２一 第１図において、 １． ２． ３． ．１・・・・・・Ｎ Ｆ’
Ｎ トランジスタ、］’，４’ ・・・・・・・・シ
ョットキーハリアタイオート、 ５・・ ・ ・・・・・・ ・・ ・抵抗、６・・・・
・・・・・・・・ＰチャンネルＭＯＳトランジスタ、 第２図において、 １， ２， ３． ４・・・・・・ＮＰＮ｝ラン
シスタ、１’，４’ ・・・・・・・・ショットキー
バリアダイオード、 ５・・・・・・・・・・・・抵抗、 ６・・・・・・・・・・・・ＮチャンネルＭＯＳトラン
ジスタ、 第３図において、 １， ２， ３， ４・・・・ＮＰＮ トランジ
スタ、１’，４’，７・・・・ショットキーパリアダイ
オード、 １３− ５ ・ ・抵抗、 ６ ・高レｌ＼ル出力時 出力短絡電流制駅用抵抗。
発明の第２実施例を示す回路図、第３図は従来例を示す
回路図である。 一１２一 第１図において、 １． ２． ３． ．１・・・・・・Ｎ Ｆ’
Ｎ トランジスタ、］’，４’ ・・・・・・・・シ
ョットキーハリアタイオート、 ５・・ ・ ・・・・・・ ・・ ・抵抗、６・・・・
・・・・・・・・ＰチャンネルＭＯＳトランジスタ、 第２図において、 １， ２， ３． ４・・・・・・ＮＰＮ｝ラン
シスタ、１’，４’ ・・・・・・・・ショットキー
バリアダイオード、 ５・・・・・・・・・・・・抵抗、 ６・・・・・・・・・・・・ＮチャンネルＭＯＳトラン
ジスタ、 第３図において、 １， ２， ３， ４・・・・ＮＰＮ トランジ
スタ、１’，４’，７・・・・ショットキーパリアダイ
オード、 １３− ５ ・ ・抵抗、 ６ ・高レｌ＼ル出力時 出力短絡電流制駅用抵抗。
Claims (2)
- （１）バイポーラトランジスタと電界効果型トランジス
タとを同一チップ上に集積したＢｉＭＯＳ型半導体集積
回路において、 ダーリントン接続され出力ノードに高レベル出力を供給
する一対のＮＰＮトランジスタと、上記ダーリントン接
続された一対のＮＰＮトランジスタのうちの前段のＮＰ
Ｎトランジスタのベースにソースが接続され、後段のＮ
ＰＮトランジスタのエミッタにゲートとドレインとが共
通接続されており、上記高レベル出力時に上記出力ノー
ドが接地電位に短絡した状態になると導通して上記一対
のＮＰＮトランジスタに流れる電流を制限するＰチャン
ネル型電界効果トランジスタと、上記出力ノードに低レ
ベル出力を供給する低レベル出力供給回路とを有するこ
とを特徴とするＢｉＭＯＳ型半導体集積回路。 - （２）バイポーラトランジスタと電界効果型トランジス
タとを同一チップ上に集積したＢｉＭＯＳ型半導体集積
回路において、 ダーリントン接続され出力ノードに高レベル出力を供給
する一対のＮＰＮトランジスタと、ドレインとゲートが
上記ダーリントン接続された一対のＮＰＮトランジスタ
のうちの前段のＮＰＮトランジスタのベースに、ソース
が後段のＮＰＮトランジスタのエミッタにそれぞれ接続
されたＮチャンネル型電界効果トランジスタと、 上記出力ノードに低レベル出力を供給する低レベル出力
供給回路とを有することを特徴とするＢｉＭＯＳ型半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194775A JPH0358620A (ja) | 1989-07-27 | 1989-07-27 | ＢｉＭＯＳ型半導体集積回路 |
| US07/557,990 US5132566A (en) | 1989-07-27 | 1990-07-25 | BiMOS semiconductor integrated circuit having short-circuit protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194775A JPH0358620A (ja) | 1989-07-27 | 1989-07-27 | ＢｉＭＯＳ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358620A true JPH0358620A (ja) | 1991-03-13 |
Family
ID=16330045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194775A Pending JPH0358620A (ja) | 1989-07-27 | 1989-07-27 | ＢｉＭＯＳ型半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5132566A (ja) |
| JP (1) | JPH0358620A (ja) |
Families Citing this family (6)
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Family Cites Families (6)
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|---|---|---|---|---|
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-
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-
1990
- 1990-07-25 US US07/557,990 patent/US5132566A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5132566A (en) | 1992-07-21 |
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