JPH05160708A - スリーステート出力回路 - Google Patents
スリーステート出力回路Info
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- JPH05160708A JPH05160708A JP3324797A JP32479791A JPH05160708A JP H05160708 A JPH05160708 A JP H05160708A JP 3324797 A JP3324797 A JP 3324797A JP 32479791 A JP32479791 A JP 32479791A JP H05160708 A JPH05160708 A JP H05160708A
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- 230000004888 barrier function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】 高抵抗出力状態時の電源間の電流パスをカッ
トし、消費電力を低減させる。 【構成】 制御端子ＣＮＴに正論理「０」の制御信号を
入力することによりトランジスタＱ３およびＱ４のベー
ス電位を低下させ、高抵抗出力状態を作成するスリース
テート出力回路において、高抵抗出力状態時に発生する
高位側電源ＶＣＣと低位側電源ＶＥＥ間の電流パスを、
この制御信号によりスイッチされるＰチャネルＭＯＳト
ランジスタＭ１およびＭ２を用いて、カットすることに
より、高抵抗出力状態時の消費電力を低減させる。
トし、消費電力を低減させる。 【構成】 制御端子ＣＮＴに正論理「０」の制御信号を
入力することによりトランジスタＱ３およびＱ４のベー
ス電位を低下させ、高抵抗出力状態を作成するスリース
テート出力回路において、高抵抗出力状態時に発生する
高位側電源ＶＣＣと低位側電源ＶＥＥ間の電流パスを、
この制御信号によりスイッチされるＰチャネルＭＯＳト
ランジスタＭ１およびＭ２を用いて、カットすることに
より、高抵抗出力状態時の消費電力を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は、出力状態として高抵抗
状態を有するスリーステート出力回路に利用する。
状態を有するスリーステート出力回路に利用する。
【０００２】
【従来の技術】出力状態として高抵抗状態を有するスリ
ーステート出力回路は、出力端子同士を相互に接続する
いわゆる布線論理に使用できるなどの利点があり、近年
広く用いられている。また一方で、論理を構成する集積
回路には回路構成により、電源電圧および入出力の電位
すなわちレベルが異なり、使用素子および回路構成から
ＴＴＬレベル、ＥＣＬレベルおよびＣＭＯＳレベルなど
が存在する。
ーステート出力回路は、出力端子同士を相互に接続する
いわゆる布線論理に使用できるなどの利点があり、近年
広く用いられている。また一方で、論理を構成する集積
回路には回路構成により、電源電圧および入出力の電位
すなわちレベルが異なり、使用素子および回路構成から
ＴＴＬレベル、ＥＣＬレベルおよびＣＭＯＳレベルなど
が存在する。
【０００３】近年においては、これらの異なる入出力レ
ベルを持つ集積回路を混在して使用する場合があり、こ
の場合レベル変換が可能な集積回路を用いることが必要
になる。特に、従来より一般的に使用されてきたＴＴＬ
レベルと高速動作が可能なＥＣＬレベルを混在して使用
する場合が多く見受けられる。これに対しゲートアレイ
のようなセミカスタムな集積回路では一つの集積回路中
にＴＴＬおよびＥＣＬレベルを混在することのできるも
のが開発されている。
ベルを持つ集積回路を混在して使用する場合があり、こ
の場合レベル変換が可能な集積回路を用いることが必要
になる。特に、従来より一般的に使用されてきたＴＴＬ
レベルと高速動作が可能なＥＣＬレベルを混在して使用
する場合が多く見受けられる。これに対しゲートアレイ
のようなセミカスタムな集積回路では一つの集積回路中
にＴＴＬおよびＥＣＬレベルを混在することのできるも
のが開発されている。
【０００４】このようにＴＴＬとＥＣＬレベルを混在す
ることのできる集積回路では、集積回路のチップの基板
電位を使用する電位中の最低電位に落とすためにＥＣＬ
回路上の低位側電源ＶＥＥ（以下、ＶＥＥという。）に
設定する。これによってＮチャネルトランジスタが接地
電位ＧＮＤ（以下、ＧＮＤという。）レベルとＶＥＥレ
ベルの間で使用するようになるため、電源と回路構成の
関係は図５のようになっている。
ることのできる集積回路では、集積回路のチップの基板
電位を使用する電位中の最低電位に落とすためにＥＣＬ
回路上の低位側電源ＶＥＥ（以下、ＶＥＥという。）に
設定する。これによってＮチャネルトランジスタが接地
電位ＧＮＤ（以下、ＧＮＤという。）レベルとＶＥＥレ
ベルの間で使用するようになるため、電源と回路構成の
関係は図５のようになっている。
【０００５】図５はＴＴＬレベルとＥＣＬレベルの混在
回路（以下、ＴＴＬ・ＥＣＬ混在回路という。）を示す
ブロック構成図で、高位側電源ＶＣＣ（以下、ＶＣＣと
いう。）とＧＮＤ間にＴＴＬ入力回路１１およびＴＴＬ
出力回路１４とが配置され、ＧＮＤとＶＥＥ間にＥＣＬ
入力回路１２、内部回路１３およびＥＣＬ出力回路１５
が配置される。
回路（以下、ＴＴＬ・ＥＣＬ混在回路という。）を示す
ブロック構成図で、高位側電源ＶＣＣ（以下、ＶＣＣと
いう。）とＧＮＤ間にＴＴＬ入力回路１１およびＴＴＬ
出力回路１４とが配置され、ＧＮＤとＶＥＥ間にＥＣＬ
入力回路１２、内部回路１３およびＥＣＬ出力回路１５
が配置される。
【０００６】図３は第一従来例として図５に示したＴＴ
Ｌ・ＥＣＬ混在回路において、従来のＴＴＬレベルのス
リーステート出力回路の一例を示す回路図である。
Ｌ・ＥＣＬ混在回路において、従来のＴＴＬレベルのス
リーステート出力回路の一例を示す回路図である。
【０００７】入力端子ＩＮはバッファＧ１に接続されて
おり、バッファＧ１の出力はトランジスタＱ２のベース
に接続される。トランジスタＱ２のエミッタは抵抗Ｒ２
を介してＶＥＥに接続され、コレクタはトランジスタＱ
１のエミッタに接続される。トランジスタＱ１のベース
はＧＮＤに接続され、コレクタはトランジスタＱ３のベ
ースと抵抗Ｒ１を介してＶＣＣに接続される。トランジ
スタＱ３のエミッタは出力段のトランジスタＱ６のベー
スと抵抗Ｒ４とを介してＧＮＤに接続され、コレクタは
トランジスタＱ４のベースと抵抗Ｒ３を介してＶＣＣに
接続される。
おり、バッファＧ１の出力はトランジスタＱ２のベース
に接続される。トランジスタＱ２のエミッタは抵抗Ｒ２
を介してＶＥＥに接続され、コレクタはトランジスタＱ
１のエミッタに接続される。トランジスタＱ１のベース
はＧＮＤに接続され、コレクタはトランジスタＱ３のベ
ースと抵抗Ｒ１を介してＶＣＣに接続される。トランジ
スタＱ３のエミッタは出力段のトランジスタＱ６のベー
スと抵抗Ｒ４とを介してＧＮＤに接続され、コレクタは
トランジスタＱ４のベースと抵抗Ｒ３を介してＶＣＣに
接続される。
【０００８】トランジスタＱ４のコレクタは出力段のト
ランジスタＱ５のコレクタに接続され、エミッタはトラ
ンジスタＱ５のベースと抵抗Ｒ６を介してトランジスタ
Ｑ５のエミッタに接続される。出力段のトランジスタＱ
５のコレクタはショットキーダイオードＤ３および抵抗
Ｒ７を介してＶＣＣに接続され、エミッタは出力端子Ｏ
ＵＴとトランジスタＱ６のコレクタに接続される。トラ
ンジスタＱ６のエミッタはＧＮＤに接続される。
ランジスタＱ５のコレクタに接続され、エミッタはトラ
ンジスタＱ５のベースと抵抗Ｒ６を介してトランジスタ
Ｑ５のエミッタに接続される。出力段のトランジスタＱ
５のコレクタはショットキーダイオードＤ３および抵抗
Ｒ７を介してＶＣＣに接続され、エミッタは出力端子Ｏ
ＵＴとトランジスタＱ６のコレクタに接続される。トラ
ンジスタＱ６のエミッタはＧＮＤに接続される。
【０００９】また、制御信号が入力される制御端子ＣＮ
ＴはインバータＧ２の入力に接続されインバータＧ２の
出力はトランジスタＱ８のベースに接続される。トラン
ジスタＱ８のエミッタは抵抗Ｒ５を介してＶＥＥに接続
され、コレクタはトランジスタＱ７のエミッタに接続さ
れる。トランジスタＱ７のベースはＧＮＤに接続され、
コレクタはそれぞれショットキーダイオードＤ１および
Ｄ２を介してトランジスタＱ３およびＱ４のベースに接
続される。
ＴはインバータＧ２の入力に接続されインバータＧ２の
出力はトランジスタＱ８のベースに接続される。トラン
ジスタＱ８のエミッタは抵抗Ｒ５を介してＶＥＥに接続
され、コレクタはトランジスタＱ７のエミッタに接続さ
れる。トランジスタＱ７のベースはＧＮＤに接続され、
コレクタはそれぞれショットキーダイオードＤ１および
Ｄ２を介してトランジスタＱ３およびＱ４のベースに接
続される。
【００１０】次に、この第一従来例の動作について説明
する。まず、スリーステート状態でないときの動作を説
明する。
する。まず、スリーステート状態でないときの動作を説
明する。
【００１１】なお、ここで、トランジスタＱ１、Ｑ２、
Ｑ３、Ｑ４、Ｑ６、Ｑ７およびＱ８はショットキーバリ
ア付ＮＰＮ型のトランジスタ、トランジスタＱ５はＮＰ
Ｎ型のトランジスタである。制御端子ＣＮＴに正論理
「１」の制御信号２を入力する。入力端子ＩＮに正論理
「１」の入力信号１が入力されると、バッファＧ１のた
めにトランジスタＱ２のベース電位は上昇し、トランジ
スタＱ２は「オン」となる。するとトランジスタＱ１の
エミッタ電位が低下するためトランジスタＱ１も「オ
ン」となる。一方、制御端子ＣＮＴに入力された正論理
「１」の制御信号２がインバータＧ２によって反転され
正論理「０」がベースにはいるためトランジスタＱ８は
「オフ」となる。トランジスタＱ３はトランジスタＱ１
およびＱ２が「オン」となっているため抵抗Ｒ１により
電圧降下を生じベース電位が下がることにより「オフ」
となる。これによりトランジスタＱ６のベース電位も低
下して「オフ」となる。一方、トランジスタＱ４のベー
ス電位は抵抗Ｒ３を通じてＴＴＬレベルでの高位側電源
すなわちＶＣＣ近くまで上昇し、トランジスタＱ４は
「オン」となり、またトランジスタＱ５も「オン」とな
って出力端子ＯＵＴに正論理「１」の出力を得ることが
できる。
Ｑ３、Ｑ４、Ｑ６、Ｑ７およびＱ８はショットキーバリ
ア付ＮＰＮ型のトランジスタ、トランジスタＱ５はＮＰ
Ｎ型のトランジスタである。制御端子ＣＮＴに正論理
「１」の制御信号２を入力する。入力端子ＩＮに正論理
「１」の入力信号１が入力されると、バッファＧ１のた
めにトランジスタＱ２のベース電位は上昇し、トランジ
スタＱ２は「オン」となる。するとトランジスタＱ１の
エミッタ電位が低下するためトランジスタＱ１も「オ
ン」となる。一方、制御端子ＣＮＴに入力された正論理
「１」の制御信号２がインバータＧ２によって反転され
正論理「０」がベースにはいるためトランジスタＱ８は
「オフ」となる。トランジスタＱ３はトランジスタＱ１
およびＱ２が「オン」となっているため抵抗Ｒ１により
電圧降下を生じベース電位が下がることにより「オフ」
となる。これによりトランジスタＱ６のベース電位も低
下して「オフ」となる。一方、トランジスタＱ４のベー
ス電位は抵抗Ｒ３を通じてＴＴＬレベルでの高位側電源
すなわちＶＣＣ近くまで上昇し、トランジスタＱ４は
「オン」となり、またトランジスタＱ５も「オン」とな
って出力端子ＯＵＴに正論理「１」の出力を得ることが
できる。
【００１２】また、入力端子ＩＮに正論理「０」の入力
信号１が入力されるとトランジスタＱ２は「オフ」とな
るため、トランジスタＱ３のベース電位が抵抗Ｒ１を通
してＶＣＣ近くまで上昇し、トランジスタＱ３は「オ
ン」となり、またトランジスタＱ６も「オン」となる。
一方、トランジスタＱ４のベース電位は低下し、トラン
ジスタＱ４は「オフ」となり、トランジスタＱ５も「オ
フ」となって出力端子ＯＵＴは正論理「０」の出力とな
る。
信号１が入力されるとトランジスタＱ２は「オフ」とな
るため、トランジスタＱ３のベース電位が抵抗Ｒ１を通
してＶＣＣ近くまで上昇し、トランジスタＱ３は「オ
ン」となり、またトランジスタＱ６も「オン」となる。
一方、トランジスタＱ４のベース電位は低下し、トラン
ジスタＱ４は「オフ」となり、トランジスタＱ５も「オ
フ」となって出力端子ＯＵＴは正論理「０」の出力とな
る。
【００１３】次に、スリーステート状態を説明する。制
御端子ＣＮＴに正論理「０」を入力するとトランジスタ
Ｑ８が「オン」となるため、トランジスタＱ７のエミッ
タ電位が低下しトランジスタＱ７も「オン」となる。こ
れにより、トランジスタＱ３およびトランジスタＱ４は
そのベース電位がそれぞれショットキーダイオードＤ１
およびＤ２を通じて低下するため「オフ」となる。従っ
てトランジスタＱ５およびトランジスタＱ６も「オフ」
となって出力端子ＯＵＴは高抵抗状態となる。
御端子ＣＮＴに正論理「０」を入力するとトランジスタ
Ｑ８が「オン」となるため、トランジスタＱ７のエミッ
タ電位が低下しトランジスタＱ７も「オン」となる。こ
れにより、トランジスタＱ３およびトランジスタＱ４は
そのベース電位がそれぞれショットキーダイオードＤ１
およびＤ２を通じて低下するため「オフ」となる。従っ
てトランジスタＱ５およびトランジスタＱ６も「オフ」
となって出力端子ＯＵＴは高抵抗状態となる。
【００１４】図６はＴＴＬレベルのみの回路を示すブロ
ック構成図で、ＶＣＣとＧＮＤ間にＴＴＬ入力回路１
１、内部回路１３およびＴＴＬ出力回路１４が接続され
る。
ック構成図で、ＶＣＣとＧＮＤ間にＴＴＬ入力回路１
１、内部回路１３およびＴＴＬ出力回路１４が接続され
る。
【００１５】図４は第二従来例として図６に対する従来
のＴＴＬレベルのスリーステート出力回路の一例を示す
回路図である。
のＴＴＬレベルのスリーステート出力回路の一例を示す
回路図である。
【００１６】本第二従来例は、ショットキーバリア付Ｎ
ＰＮ型のトランジスタＱ１１、Ｑ１２およびＱ１３と、
ＮＰＮ型のトランジスタＱ１５と、ＰチャネルＭＯＳト
ランジスタＭ１１と、ＮチャネルＭＯＳトランジスタＭ
１４およびＭ１５と、ショットキーダイオードＤ１１、
Ｄ１２およびＤ１３と、ダイオードＤ１４と、抵抗Ｒ１
１〜Ｒ１５とインバータＧ１３およびＧ１４と、入力端
子ＩＮと、制御端子ＣＮＴと、出力端子ＯＵＴと、高位
側電源ＶＣＣと、接地電位ＧＮＤとを含んでいる。
ＰＮ型のトランジスタＱ１１、Ｑ１２およびＱ１３と、
ＮＰＮ型のトランジスタＱ１５と、ＰチャネルＭＯＳト
ランジスタＭ１１と、ＮチャネルＭＯＳトランジスタＭ
１４およびＭ１５と、ショットキーダイオードＤ１１、
Ｄ１２およびＤ１３と、ダイオードＤ１４と、抵抗Ｒ１
１〜Ｒ１５とインバータＧ１３およびＧ１４と、入力端
子ＩＮと、制御端子ＣＮＴと、出力端子ＯＵＴと、高位
側電源ＶＣＣと、接地電位ＧＮＤとを含んでいる。
【００１７】そして、図３の第一従来例と同様に、制御
端子ＣＮＴに正論理「０」の制御信号を入力したとき、
出力端子ＯＵＴは高抵抗状態となる。
端子ＣＮＴに正論理「０」の制御信号を入力したとき、
出力端子ＯＵＴは高抵抗状態となる。
【００１８】
【発明が解決しようとする課題】前述した従来のスリー
ステート出力回路においては、高抵抗状態時に、例えば
図３の第一従来例では、トランジスタＱ３およびＱ４の
ベース電位を低下させるためにショットキーダイオード
Ｄ１もしくはＤ２、トランジスタＱ７、Ｑ８およひ抵抗
Ｒ５を通じてＶＥＥに接続するため、抵抗Ｒ１もしくは
Ｒ３と前述した回路を通じてＶＣＣからＶＥＥに電流パ
スを生じ、同様に、図４の第二従来例ではＶＣＣからＧ
ＮＤに電流パスを生じ、消費電力が増える欠点がある。
ステート出力回路においては、高抵抗状態時に、例えば
図３の第一従来例では、トランジスタＱ３およびＱ４の
ベース電位を低下させるためにショットキーダイオード
Ｄ１もしくはＤ２、トランジスタＱ７、Ｑ８およひ抵抗
Ｒ５を通じてＶＥＥに接続するため、抵抗Ｒ１もしくは
Ｒ３と前述した回路を通じてＶＣＣからＶＥＥに電流パ
スを生じ、同様に、図４の第二従来例ではＶＣＣからＧ
ＮＤに電流パスを生じ、消費電力が増える欠点がある。
【００１９】本発明の目的は、前記の欠点を除去するこ
とにより、高抵抗状態時に、ＶＣＣからＶＥＥあるいは
ＧＮＤに流れる電流を防止し、消費電力を低減したスリ
ーステート出力回路を提供することにある。
とにより、高抵抗状態時に、ＶＣＣからＶＥＥあるいは
ＧＮＤに流れる電流を防止し、消費電力を低減したスリ
ーステート出力回路を提供することにある。
【００２０】
【課題を解決するための手段】本発明は、少なくとも一
つの入力信号を制御信号により制御することにより高抵
抗状態の出力を得る手段を含み、高位側電源と低位側電
源間に接続されたスリーステート出力回路において、高
抵抗状態時に前記高位側電源と前記低位側電源間に発生
する電流パスに直列に接続され、高抵抗状態時に前記制
御電流により「オフ」状態に制御されるスイッチ手段を
含むことを特徴とする。
つの入力信号を制御信号により制御することにより高抵
抗状態の出力を得る手段を含み、高位側電源と低位側電
源間に接続されたスリーステート出力回路において、高
抵抗状態時に前記高位側電源と前記低位側電源間に発生
する電流パスに直列に接続され、高抵抗状態時に前記制
御電流により「オフ」状態に制御されるスイッチ手段を
含むことを特徴とする。
【００２１】また、本発明は、少なくとも一つの入力信
号を制御信号により制御することにより高抵抗状態の出
力を得る手段を含み、高位側電源と接地電位間に接続さ
れたスリーステート出力回路において、高抵抗状態時に
前記高位側電源と前記接地電位間に発生する電流パスに
直列に接続され、高抵抗状態時に前記制御信号により
「オフ」状態に制御されるスイッチ手段を含むことを特
徴とする。
号を制御信号により制御することにより高抵抗状態の出
力を得る手段を含み、高位側電源と接地電位間に接続さ
れたスリーステート出力回路において、高抵抗状態時に
前記高位側電源と前記接地電位間に発生する電流パスに
直列に接続され、高抵抗状態時に前記制御信号により
「オフ」状態に制御されるスイッチ手段を含むことを特
徴とする。
【００２２】
【作用】本発明は、高抵抗状態時に発生するＶＣＣとＶ
ＥＥもしくはＧＮＤ間に発生する電流パスを、この電流
パスに直列に接続されたスイッチ手段を高抵抗状態を得
るための制御手段により「オフ」状態とし、電流パスを
切断する。
ＥＥもしくはＧＮＤ間に発生する電流パスを、この電流
パスに直列に接続されたスイッチ手段を高抵抗状態を得
るための制御手段により「オフ」状態とし、電流パスを
切断する。
【００２３】従って、ＶＣＣとＶＥＥあるいはＧＮＤ間
に電流は流れず、消費電力を低減することが可能とな
る。
に電流は流れず、消費電力を低減することが可能とな
る。
【００２４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２５】図１は本発明の第一実施例を示す回路図で
ある。
ある。
【００２６】本第一実施例は、ショットキーバリア付Ｎ
ＰＮ型のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ６、
Ｑ７およびＱ８と、ＮＰＮ型のトランジスタＱ５と、シ
ョットキーバリアダイオードＤ１、Ｄ２およびＤ３と、
抵抗Ｒ１〜Ｒ７と、ＰチャネルＭＯＳトランジスタＭ１
およびＭ２と、バッファＧ１と、インバータＧ２と、入
力端子ＩＮと、出力端子ＯＵＴと、制御端子ＣＮＴと、
ＶＣＣと、ＶＥＥと、ＧＮＤとを含んでいる。
ＰＮ型のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ６、
Ｑ７およびＱ８と、ＮＰＮ型のトランジスタＱ５と、シ
ョットキーバリアダイオードＤ１、Ｄ２およびＤ３と、
抵抗Ｒ１〜Ｒ７と、ＰチャネルＭＯＳトランジスタＭ１
およびＭ２と、バッファＧ１と、インバータＧ２と、入
力端子ＩＮと、出力端子ＯＵＴと、制御端子ＣＮＴと、
ＶＣＣと、ＶＥＥと、ＧＮＤとを含んでいる。
【００２７】そして、入力端子ＩＮはバッファＧ１の入
力に接続され、バッファＧ１の出力はトランジスタＱ２
のベースに接続される。トランジスタＱ２のエミッタは
抵抗Ｒ２を介してＶＥＥに接続され、コレクタはトラン
ジスタＱ１のエミッタに接続される。トランジスタＱ１
のベースはＧＮＤに接続され、コレクタはトランジスタ
Ｑ３のベースと抵抗Ｒ１の一端に接続される。抵抗Ｒ１
の他端はＰチャネルＭＯＳトランジスタＭ１を介してＶ
ＣＣに接続される。ＰチャネルＭＯＳトランジスタＭ１
のゲートはインバータＧ２の出力に接続される。トラン
ジスタＱ３のエミッタは出力段のトランジスタＱ６のベ
ースと抵抗Ｒ４を介してＧＮＤに接続され、コレクタは
トランジスタＱ４のベースと抵抗Ｒ３の一端に接続され
る。抵抗Ｒ３の他端はＰチャネルＭＯＳトランジスタＭ
２を介してＶＣＣに接続される。ＰチャネルＭＯＳトラ
ンジスタＭ２のゲートはインバータＧ２の出力に接続さ
れる。トランジスタＱ４のコレクタは出力段のトランジ
スタＱ５のコレクタに接続され、エミッタはトランジス
タＱ５のベースと抵抗Ｒ６を介してトランジスタＱ５の
エミッタに接続される。出力段のトランジスタＱ５のコ
レクタはショットキーバリアダイオードＤ３および抵抗
Ｒ７を介してＶＣＣに接続され、エミッタは出力端子Ｏ
ＵＴとトランジスタＱ６のコレクタに接続される。トラ
ンジスタＱ６のエミッタはＧＮＤに接続される。
力に接続され、バッファＧ１の出力はトランジスタＱ２
のベースに接続される。トランジスタＱ２のエミッタは
抵抗Ｒ２を介してＶＥＥに接続され、コレクタはトラン
ジスタＱ１のエミッタに接続される。トランジスタＱ１
のベースはＧＮＤに接続され、コレクタはトランジスタ
Ｑ３のベースと抵抗Ｒ１の一端に接続される。抵抗Ｒ１
の他端はＰチャネルＭＯＳトランジスタＭ１を介してＶ
ＣＣに接続される。ＰチャネルＭＯＳトランジスタＭ１
のゲートはインバータＧ２の出力に接続される。トラン
ジスタＱ３のエミッタは出力段のトランジスタＱ６のベ
ースと抵抗Ｒ４を介してＧＮＤに接続され、コレクタは
トランジスタＱ４のベースと抵抗Ｒ３の一端に接続され
る。抵抗Ｒ３の他端はＰチャネルＭＯＳトランジスタＭ
２を介してＶＣＣに接続される。ＰチャネルＭＯＳトラ
ンジスタＭ２のゲートはインバータＧ２の出力に接続さ
れる。トランジスタＱ４のコレクタは出力段のトランジ
スタＱ５のコレクタに接続され、エミッタはトランジス
タＱ５のベースと抵抗Ｒ６を介してトランジスタＱ５の
エミッタに接続される。出力段のトランジスタＱ５のコ
レクタはショットキーバリアダイオードＤ３および抵抗
Ｒ７を介してＶＣＣに接続され、エミッタは出力端子Ｏ
ＵＴとトランジスタＱ６のコレクタに接続される。トラ
ンジスタＱ６のエミッタはＧＮＤに接続される。
【００２８】また、制御端子ＣＮＴはインバータＧ２の
入力に接続され、インバータＧ２の出力はトランジスタ
Ｑ８のベースに接続される。トランジスタＱ８のエミッ
タは抵抗けＲ５を介してＶＥＥに接続され、コレクタは
トランジスタＱ７のエミッタに接続される。トランジス
タＱ７のベースはＧＮＤに接続され、コレクタはそれぞ
れショットキーバリアダイオードＤ１およびＤ２を介し
てそれぞれトランジスタＱ３およびＱ４のベースに接続
される。
入力に接続され、インバータＧ２の出力はトランジスタ
Ｑ８のベースに接続される。トランジスタＱ８のエミッ
タは抵抗けＲ５を介してＶＥＥに接続され、コレクタは
トランジスタＱ７のエミッタに接続される。トランジス
タＱ７のベースはＧＮＤに接続され、コレクタはそれぞ
れショットキーバリアダイオードＤ１およびＤ２を介し
てそれぞれトランジスタＱ３およびＱ４のベースに接続
される。
【００２９】本発明の特徴は、図１において、スイッチ
手段としてＰチャネルＭＯＳトランジスタＭ１およびＭ
２を設けたことにある。
手段としてＰチャネルＭＯＳトランジスタＭ１およびＭ
２を設けたことにある。
【００３０】次に、本第一実施例の動作について説明す
る。
る。
【００３１】まず、高抵抗状態時でない場合を説明す
る。この場合、制御端子ＣＮＴに正論理「１」の制御信
号２が入力されている。よって、インバータＧ２の出力
は正論理で「０」となりトランジスタＱ８は「オフ」と
なる。このとき、ＰチャネルＭＯＳトランジスタＭ１お
よびＭ２のゲートには正論理「０」が入力されるので両
トランジスタとも「オン」となり、図３と同じ回路構成
になり通常のバッファとして作動する。
る。この場合、制御端子ＣＮＴに正論理「１」の制御信
号２が入力されている。よって、インバータＧ２の出力
は正論理で「０」となりトランジスタＱ８は「オフ」と
なる。このとき、ＰチャネルＭＯＳトランジスタＭ１お
よびＭ２のゲートには正論理「０」が入力されるので両
トランジスタとも「オン」となり、図３と同じ回路構成
になり通常のバッファとして作動する。
【００３２】次に、高抵抗状態時を説明する。制御端子
ＣＮＴに正論理「０」の制御信号２を入力すると、トラ
ンジスタＱ８が「オン」となるため、トランジスタＱ７
のエミッタ電位が低下しトランジスタＱ７も「オン」と
なる。これによりトランジスタＱ２およびトランジスタ
Ｑ４のベース電位はそれぞれショットキーバリアダイオ
ードＤ１およびＤ２を通じて低下するためトランジスタ
Ｑ３およびＱ４は「オフ」となる。従って、トランジス
タＱ５およびトランジスタＱ６も「オフ」となって出力
端子ＯＵＴは高抵抗状態となる。
ＣＮＴに正論理「０」の制御信号２を入力すると、トラ
ンジスタＱ８が「オン」となるため、トランジスタＱ７
のエミッタ電位が低下しトランジスタＱ７も「オン」と
なる。これによりトランジスタＱ２およびトランジスタ
Ｑ４のベース電位はそれぞれショットキーバリアダイオ
ードＤ１およびＤ２を通じて低下するためトランジスタ
Ｑ３およびＱ４は「オフ」となる。従って、トランジス
タＱ５およびトランジスタＱ６も「オフ」となって出力
端子ＯＵＴは高抵抗状態となる。
【００３３】このとき、インバータＧ２の出力が正論理
「１」であるからＰチャネルＭＯＳトランジスタＭ１と
Ｍ２も「オフ」となるため、抵抗Ｒ１およびＲ３はそれ
ぞれＶＣＣより切り離され、従来の回路にあったＶＣＣ
からＶＥＥに抜ける電流パスがなくなり、消費電力を抑
えることができる。
「１」であるからＰチャネルＭＯＳトランジスタＭ１と
Ｍ２も「オフ」となるため、抵抗Ｒ１およびＲ３はそれ
ぞれＶＣＣより切り離され、従来の回路にあったＶＣＣ
からＶＥＥに抜ける電流パスがなくなり、消費電力を抑
えることができる。
【００３４】図２は本発明の第二実施例を示す回路図で
ある。本第二実施例は本発明を図６に示したＴＴＬ回路
のみ接続される場合に適応したものである。
ある。本第二実施例は本発明を図６に示したＴＴＬ回路
のみ接続される場合に適応したものである。
【００３５】本第二実施例は、ショットキーバリア付Ｎ
ＰＮ型のトランジスタＱ１１、Ｑ１２およびＱ１３と、
ＮＰＮ型のトランジスタＱ１５と、ＰチャネルＭＯＳト
ランジスタＭ１１、Ｍ１２およびＭ１３と、Ｎチャネル
ＭＯＳトランジスタＭ１４およびＭ１５と、ショットキ
ーバリアダイオードＤ１１、Ｄ１２およびＤ１３と、ダ
イオードＤ１４と、抵抗Ｒ１１〜Ｒ１５と、インバータ
Ｇ１１およびＧ１２と、入力端子ＩＮと、出力端子ＯＵ
Ｔと、制御端子ＣＮＴと、ＶＣＣと、ＧＮＤとを含んで
いる。
ＰＮ型のトランジスタＱ１１、Ｑ１２およびＱ１３と、
ＮＰＮ型のトランジスタＱ１５と、ＰチャネルＭＯＳト
ランジスタＭ１１、Ｍ１２およびＭ１３と、Ｎチャネル
ＭＯＳトランジスタＭ１４およびＭ１５と、ショットキ
ーバリアダイオードＤ１１、Ｄ１２およびＤ１３と、ダ
イオードＤ１４と、抵抗Ｒ１１〜Ｒ１５と、インバータ
Ｇ１１およびＧ１２と、入力端子ＩＮと、出力端子ＯＵ
Ｔと、制御端子ＣＮＴと、ＶＣＣと、ＧＮＤとを含んで
いる。
【００３６】そして、入力端子ＩＮはＰチャネルＭＯＳ
トランジスタＭ１１、ＮチャネルＭＯＳトランジスタＭ
１４およびＭ１５のゲートに接続される。ＰチャネルＭ
ＯＳトランジスタＭ１１のソースはＶＣＣに接続され、
ドレインはＰチャネルＭＯＳトランジスタＭ１２のソー
スに接続される。ＮチャネルＭＯＳトランジスタＭ１４
のソースはＧＮＤに接続され、ドレインはダイオードＤ
１４を介して抵抗Ｒ１１の一端とトランジスタＱ１１の
ベースに接続される。抵抗Ｒ１１の他端はＰチャネルＭ
ＯＳトランジスタＭ１２のドレインに接続される。
トランジスタＭ１１、ＮチャネルＭＯＳトランジスタＭ
１４およびＭ１５のゲートに接続される。ＰチャネルＭ
ＯＳトランジスタＭ１１のソースはＶＣＣに接続され、
ドレインはＰチャネルＭＯＳトランジスタＭ１２のソー
スに接続される。ＮチャネルＭＯＳトランジスタＭ１４
のソースはＧＮＤに接続され、ドレインはダイオードＤ
１４を介して抵抗Ｒ１１の一端とトランジスタＱ１１の
ベースに接続される。抵抗Ｒ１１の他端はＰチャネルＭ
ＯＳトランジスタＭ１２のドレインに接続される。
【００３７】トランジスタＱ１１のエミッタはトランジ
スタＱ１３のベースと抵抗Ｒ１３を介してＧＮＤに接続
され、コレクタは抵抗Ｒ１２の一端とトランジスタＱ１
２のベースに接続される。トランジスタＱ１２のコレク
タは出力段のトランジスタＱ５のコレクタに接続され、
エミッタはトランジスタＱ１５のベースと抵抗Ｒ１４を
介してトランジスタＱ１５のエミッタに接続される。出
力段のトランジスタＱ１５のコレクタはショットキーダ
イオードＤ１３および抵抗Ｒ１５を介してＶＣＣに接続
され、エミッタは出力端子ＯＵＴとトランジスタＱ１３
のコレクタに接続される。トランジスタＱ１３のエミッ
タはＧＮＤに接続される。ＮチャネルＭＯＳトランジス
タＭ１５のソースはＧＮＤに接続され、ドレインはトラ
ンジスタＱ１３のベースに接続される。
スタＱ１３のベースと抵抗Ｒ１３を介してＧＮＤに接続
され、コレクタは抵抗Ｒ１２の一端とトランジスタＱ１
２のベースに接続される。トランジスタＱ１２のコレク
タは出力段のトランジスタＱ５のコレクタに接続され、
エミッタはトランジスタＱ１５のベースと抵抗Ｒ１４を
介してトランジスタＱ１５のエミッタに接続される。出
力段のトランジスタＱ１５のコレクタはショットキーダ
イオードＤ１３および抵抗Ｒ１５を介してＶＣＣに接続
され、エミッタは出力端子ＯＵＴとトランジスタＱ１３
のコレクタに接続される。トランジスタＱ１３のエミッ
タはＧＮＤに接続される。ＮチャネルＭＯＳトランジス
タＭ１５のソースはＧＮＤに接続され、ドレインはトラ
ンジスタＱ１３のベースに接続される。
【００３８】また、制御端子ＣＮＴはインバータＧ１１
の入力に接続され、インバータＧ１１の出力はインバー
タＧ１２の入力に接続され、インバータＧ１２の出力は
ショットキーバリアダイオードＤ１１およびＤ１２を介
してそれぞれトランジスタＱ１１およびＱ１２のベース
に接続される。ＰチャネルＭＯＳトランジスタＭ１２の
ソースはＰチャネルＭＯＳトランジスタＭ１１のドレイ
ンに接続され、ドレインは抵抗Ｒ１１の他端に接続さ
れ、ゲートはインバータＧ１１の出力に接続される。Ｐ
チャネルＭＯＳトランジスタＭ１３のソースはＶＣＣに
接続され、ドレインは抵抗Ｒ１２の他端に接続される。
の入力に接続され、インバータＧ１１の出力はインバー
タＧ１２の入力に接続され、インバータＧ１２の出力は
ショットキーバリアダイオードＤ１１およびＤ１２を介
してそれぞれトランジスタＱ１１およびＱ１２のベース
に接続される。ＰチャネルＭＯＳトランジスタＭ１２の
ソースはＰチャネルＭＯＳトランジスタＭ１１のドレイ
ンに接続され、ドレインは抵抗Ｒ１１の他端に接続さ
れ、ゲートはインバータＧ１１の出力に接続される。Ｐ
チャネルＭＯＳトランジスタＭ１３のソースはＶＣＣに
接続され、ドレインは抵抗Ｒ１２の他端に接続される。
【００３９】本発明の特徴は、図２において、スイッチ
手段として、ＰチャネルＯＳトランジスタＭ１２および
Ｍ１３を設けたことにある。
手段として、ＰチャネルＯＳトランジスタＭ１２および
Ｍ１３を設けたことにある。
【００４０】次に、本第二実施例の動作について説明す
る。
る。
【００４１】まず、高抵抗状態でない場合について説明
する。この場合、制御端子ＣＮＴには正論理「１」の制
御信号２が入力されている。よって、インバータＧ１１
の出力は正論理「０」となり、ＰチャネルＭＯＳトラン
ジスタＭ１２およびＭ１３のゲートには正論理「０」が
入力されるので両トランジスタとも「オン」となり、図
２に対する従来回路図４と等価となり、通常のバッファ
として作動する。
する。この場合、制御端子ＣＮＴには正論理「１」の制
御信号２が入力されている。よって、インバータＧ１１
の出力は正論理「０」となり、ＰチャネルＭＯＳトラン
ジスタＭ１２およびＭ１３のゲートには正論理「０」が
入力されるので両トランジスタとも「オン」となり、図
２に対する従来回路図４と等価となり、通常のバッファ
として作動する。
【００４２】次に、高抵抗状態時の場合について説明す
る。この場合には、制御端子ＣＮＴには正論理「０」の
制御信号２が入力されるので、インバータＧ１２の出力
は正論理「０」となり、トランジスタＱ１１およびトラ
ンジスタＱ１２のベース電位はそれぞれショットキーバ
リアダイオードＤ１１およびＤ１２を通じて低下するた
め、トランジスタＱ１１およびＱ１２は「オフ」とな
る。従って、トランジスタＱ１５およびトランジスタＱ
１３も「オフ」となって出力端子ＯＵＴは高抵抗状態と
なる。
る。この場合には、制御端子ＣＮＴには正論理「０」の
制御信号２が入力されるので、インバータＧ１２の出力
は正論理「０」となり、トランジスタＱ１１およびトラ
ンジスタＱ１２のベース電位はそれぞれショットキーバ
リアダイオードＤ１１およびＤ１２を通じて低下するた
め、トランジスタＱ１１およびＱ１２は「オフ」とな
る。従って、トランジスタＱ１５およびトランジスタＱ
１３も「オフ」となって出力端子ＯＵＴは高抵抗状態と
なる。
【００４３】このとき、ＰチャネルＭＯＳトランジスタ
Ｍ１２およびＭ１３はゲートが正論理「１」となり「オ
フ」となるため、抵抗Ｒ１１およびＲ１２はそれぞれＶ
ＣＣより切り離され、従来の回路にあったＶＣＣからＧ
ＮＤに抜ける電流パスがなくなり、消費電力を抑えるこ
とができる。
Ｍ１２およびＭ１３はゲートが正論理「１」となり「オ
フ」となるため、抵抗Ｒ１１およびＲ１２はそれぞれＶ
ＣＣより切り離され、従来の回路にあったＶＣＣからＧ
ＮＤに抜ける電流パスがなくなり、消費電力を抑えるこ
とができる。
【００４４】
【発明の効果】以上説明したように、本発明は、スイッ
チ手段として接続されたＭＯＳトランジスタの「オン」
・「オフ」を制御信号により制御することで、スリース
テート出力回路の高抵抗状態時に発生する高位側電源と
低位側電源あるいは接地電位間の電流パスを遮断し、回
路の消費電力を低減させる効果がある。
チ手段として接続されたＭＯＳトランジスタの「オン」
・「オフ」を制御信号により制御することで、スリース
テート出力回路の高抵抗状態時に発生する高位側電源と
低位側電源あるいは接地電位間の電流パスを遮断し、回
路の消費電力を低減させる効果がある。
【図１】本発明の第一実施例を示す回路図。
【図２】本発明の第二実施例を示す回路図。
【図３】第一従来例を示す回路図。
【図４】第二従来例を示す回路図。
【図５】ＴＴＬ・ＥＣＬ混在回路を示すブロック構成
図。
図。
【図６】ＴＴＬ回路を示すブロック構成図。
１ 入力信号 ２ 制御信号 ＣＮＴ 制御入力端子 Ｄ１〜Ｄ３、Ｄ１１〜Ｄ１３ ショットキーバリアダイ
オード Ｄ４、Ｄ１４ ダイオード Ｇ１ バッファ Ｇ２、Ｇ１１、Ｇ１２ インバータ ＧＮＤ 接地電位 ＩＮ 入力端子 Ｍ１１〜Ｍ１３ ＰチャネルＭＯＳトランジスタ Ｍ１４、Ｍ１５ ＮチャネルＭＯＳトランジスタ ＯＵＴ 出力端子 Ｑ１〜Ｑ４、Ｑ６、Ｑ７、Ｑ８、Ｑ１１〜Ｑ１３ （シ
ョットキーバリア付ＮＰＮ型の）トランジスタ Ｑ５、Ｑ１５ （ＮＰＮ型の）トランジスタ Ｒ１〜Ｒ７、Ｒ１１〜Ｒ１５ 抵抗 ＶＣＣ 高位側電源 ＶＥＥ 低位側電源
オード Ｄ４、Ｄ１４ ダイオード Ｇ１ バッファ Ｇ２、Ｇ１１、Ｇ１２ インバータ ＧＮＤ 接地電位 ＩＮ 入力端子 Ｍ１１〜Ｍ１３ ＰチャネルＭＯＳトランジスタ Ｍ１４、Ｍ１５ ＮチャネルＭＯＳトランジスタ ＯＵＴ 出力端子 Ｑ１〜Ｑ４、Ｑ６、Ｑ７、Ｑ８、Ｑ１１〜Ｑ１３ （シ
ョットキーバリア付ＮＰＮ型の）トランジスタ Ｑ５、Ｑ１５ （ＮＰＮ型の）トランジスタ Ｒ１〜Ｒ７、Ｒ１１〜Ｒ１５ 抵抗 ＶＣＣ 高位側電源 ＶＥＥ 低位側電源
Claims (2)
- 【請求項１】 少なくとも一つの入力信号を制御信号に
より制御することにより高抵抗状態の出力を得る手段を
含み、高位側電源と低位側電源間に接続されたスリース
テート出力回路において、 高抵抗状態時に前記高位側電源と前記低位側電源間に発
生する電流パスに直列に接続され、高抵抗状態時に前記
制御電流により「オフ」状態に制御されるスイッチ手段
を含むことを特徴とするスリーステート出力回路。 - 【請求項２】 少なくとも一つの入力信号を制御信号に
より制御することにより高抵抗状態の出力を得る手段を
含み、高位側電源と接地電位間に接続されたスリーステ
ート出力回路において、 高抵抗状態時に前記高位側電源と前記接地電位間に発生
する電流パスに直列に接続され、高抵抗状態時に前記制
御信号により「オフ」状態に制御されるスイッチ手段を
含むことを特徴とするスリーステート出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324797A JPH05160708A (ja) | 1991-12-09 | 1991-12-09 | スリーステート出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324797A JPH05160708A (ja) | 1991-12-09 | 1991-12-09 | スリーステート出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160708A true JPH05160708A (ja) | 1993-06-25 |
Family
ID=18169792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324797A Pending JPH05160708A (ja) | 1991-12-09 | 1991-12-09 | スリーステート出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160708A (ja) |
-
1991
- 1991-12-09 JP JP3324797A patent/JPH05160708A/ja active Pending
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