JPH0359520B2 - - Google Patents
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- JPH0359520B2 JPH0359520B2 JP57233564A JP23356482A JPH0359520B2 JP H0359520 B2 JPH0359520 B2 JP H0359520B2 JP 57233564 A JP57233564 A JP 57233564A JP 23356482 A JP23356482 A JP 23356482A JP H0359520 B2 JPH0359520 B2 JP H0359520B2
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- transistors
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- transistor
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、MOSトランジスタ構成のメモリ
セルを備えた半導体記憶装置に係るもので、特に
そのセンスアンプに関する。
セルを備えた半導体記憶装置に係るもので、特に
そのセンスアンプに関する。
従来、CMOS構成の半導体記憶装置における
センスアンプは、第１図に示すように構成されて
いる。図において、１１i1，１１i2，…はMOSト
ランジスタ構成のメモリセル、１２はMOS形の
第１差動増幅器、１３はMOS形の第２差動増幅
器、１４は出力用のバツフア回路（CMOSイン
バータ回路）である。まず、Ｎチヤネル形の
MOSトランジスタQ1に供給されるチツプイネー
ブル信号がハイレベルになると、このトラン
ジスタQ1がオン状態となりセンス動作可能状態
となる。次に、図示しないカラムデコーダの出力
信号CDiがハイレベルとなり、負荷素子として働
くMOSトランジスタQ2，Q3と差動入力素子とし
て働くMOSトランジスタQ4，Q5との間に配設さ
れたトランジスタQ6，Q7がオン状態となると、
ビツト線i，BLiに接続されたメモリセル１１i
１，１１i2，…の列が選択され、この列の中でワー
ド線WL1，WL2，…の中のワード線WLjによつ
て選択されたメモリセル１１ijからビツト線i，
BLiに記憶情報が読み出される。従つて、メモリ
セル１１ijの記憶情報に応じてビツト線i，BLi
のうち一方がハイレベル、他方がローレベルとな
る。このビツト線i，BLiの電位変化に対応し
て、このビツト線i，BLiにそれぞれゲートが
接続されたトランジスタQ4，Q5のうち一方がオ
ン状態、他方がオフ状態となる。上記トランジス
タQ4，Q5のオンあるいはオフ状態によつて、ト
ランンジスタQ2，Q6の接続点ａおよびトランジ
スタQ3，Q7の接続点ｂの電位が変化し、この接
続点ａ，ｂの電位は、第２差動増幅器１３の差動
入力素子として働くMOSトランジスタQ8，Q9の
ゲートに供給される。このトランジスタQ8，Q9
にはカレントミラー回路を構成するトランジスタ
Q10，Q11から定電流が供給されており、トラン
ジスタQ11，Q9の接続点ｃの電位をトランジスタ
Q12，Q13から成りバツフア回路として働く
CMOSインバータ回路１４に供給し、この回路
１４から選択されたメモリセル１１ijの記憶情報
に対応した出力信号OUTを得る。
センスアンプは、第１図に示すように構成されて
いる。図において、１１i1，１１i2，…はMOSト
ランジスタ構成のメモリセル、１２はMOS形の
第１差動増幅器、１３はMOS形の第２差動増幅
器、１４は出力用のバツフア回路（CMOSイン
バータ回路）である。まず、Ｎチヤネル形の
MOSトランジスタQ1に供給されるチツプイネー
ブル信号がハイレベルになると、このトラン
ジスタQ1がオン状態となりセンス動作可能状態
となる。次に、図示しないカラムデコーダの出力
信号CDiがハイレベルとなり、負荷素子として働
くMOSトランジスタQ2，Q3と差動入力素子とし
て働くMOSトランジスタQ4，Q5との間に配設さ
れたトランジスタQ6，Q7がオン状態となると、
ビツト線i，BLiに接続されたメモリセル１１i
１，１１i2，…の列が選択され、この列の中でワー
ド線WL1，WL2，…の中のワード線WLjによつ
て選択されたメモリセル１１ijからビツト線i，
BLiに記憶情報が読み出される。従つて、メモリ
セル１１ijの記憶情報に応じてビツト線i，BLi
のうち一方がハイレベル、他方がローレベルとな
る。このビツト線i，BLiの電位変化に対応し
て、このビツト線i，BLiにそれぞれゲートが
接続されたトランジスタQ4，Q5のうち一方がオ
ン状態、他方がオフ状態となる。上記トランジス
タQ4，Q5のオンあるいはオフ状態によつて、ト
ランンジスタQ2，Q6の接続点ａおよびトランジ
スタQ3，Q7の接続点ｂの電位が変化し、この接
続点ａ，ｂの電位は、第２差動増幅器１３の差動
入力素子として働くMOSトランジスタQ8，Q9の
ゲートに供給される。このトランジスタQ8，Q9
にはカレントミラー回路を構成するトランジスタ
Q10，Q11から定電流が供給されており、トラン
ジスタQ11，Q9の接続点ｃの電位をトランジスタ
Q12，Q13から成りバツフア回路として働く
CMOSインバータ回路１４に供給し、この回路
１４から選択されたメモリセル１１ijの記憶情報
に対応した出力信号OUTを得る。
ところで、メモリセルの記憶情報読み出し時に
おいて、差動入力トランジスタQ4，Q5を流れる
電流の比（この電流比は負荷MOSトランジスタ
Q2，Q3によつて電圧に変換する）は、ビツト線
BLi，BLiの電圧をそれぞれV1，V2，V1とV2と
の電位差をΔV、トランジスタQ4，Q5のソース電
位をV0，しきい値電圧をVthとすると、下式(1)で
示すように表わされる。
おいて、差動入力トランジスタQ4，Q5を流れる
電流の比（この電流比は負荷MOSトランジスタ
Q2，Q3によつて電圧に変換する）は、ビツト線
BLi，BLiの電圧をそれぞれV1，V2，V1とV2と
の電位差をΔV、トランジスタQ4，Q5のソース電
位をV0，しきい値電圧をVthとすると、下式(1)で
示すように表わされる。
id2／id1＝β／２（V2−V0−Vth）2／β／２（V1−V0
−Vth）2 ＝（V1＋ΔV−V0−Vth）2／（V1−V0−Vth）2 １＋2ΔV／（V1−V0−Vth）2 ……(1) 従つて、この第１差動増幅器１２の感度が最高
となるのは、「V1−V0−Vth＝０」となる点であ
るが、このように設計すると相互コンダクタンス
gmが低下するため、次段の第２差動増幅器１３
を駆動するのに大きな時間がかかつてしまう。従
つて、相互コンダクタンスgmを大きくし、かつ
センス感度を高めるためにはビツト線i，BLi
の電位差ΔVを大きく設定する必要がある。
−Vth）2 ＝（V1＋ΔV−V0−Vth）2／（V1−V0−Vth）2 １＋2ΔV／（V1−V0−Vth）2 ……(1) 従つて、この第１差動増幅器１２の感度が最高
となるのは、「V1−V0−Vth＝０」となる点であ
るが、このように設計すると相互コンダクタンス
gmが低下するため、次段の第２差動増幅器１３
を駆動するのに大きな時間がかかつてしまう。従
つて、相互コンダクタンスgmを大きくし、かつ
センス感度を高めるためにはビツト線i，BLi
の電位差ΔVを大きく設定する必要がある。
一方、ビツト線に供給する電流をIbとすると、
ハイレベルからローレベルあるいはローレベルか
らハイレベルへの遷移に必要な時間tdは、ほぼ
「td＝CB・ΔV／Ib」となる。ここでCBはビツト線
容量である。すなわち、ΔVを大きく設定すると
ビツト線電位の遷移時間tdが大きな値になつてし
まう。
ハイレベルからローレベルあるいはローレベルか
らハイレベルへの遷移に必要な時間tdは、ほぼ
「td＝CB・ΔV／Ib」となる。ここでCBはビツト線
容量である。すなわち、ΔVを大きく設定すると
ビツト線電位の遷移時間tdが大きな値になつてし
まう。
上述したように、MOS形の差動増幅器は、セ
ンス感度と相互コンダクタンスgmとが逆比例の
関係にあり、ビツト線およびセンス系回路の信号
遅延時間を同時に小さくすることが困難であつ
た。
ンス感度と相互コンダクタンスgmとが逆比例の
関係にあり、ビツト線およびセンス系回路の信号
遅延時間を同時に小さくすることが困難であつ
た。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高感度でかつ
高速動作が可能なセンスアンプを提供することで
ある。
もので、その目的とするところは、高感度でかつ
高速動作が可能なセンスアンプを提供することで
ある。
すなわち、この発明においては、一対のバイポ
ーラ形トランジスタを差動入力素子として備えた
第１差動増幅器にMOS形回路から差動入力信号
を供給して増幅し、この第１差動増幅器の出力信
号を一対のMOS形トランジスタを差動入力素子
として備えた第２差動増幅器に供給して増幅する
ように構成したものである。
ーラ形トランジスタを差動入力素子として備えた
第１差動増幅器にMOS形回路から差動入力信号
を供給して増幅し、この第１差動増幅器の出力信
号を一対のMOS形トランジスタを差動入力素子
として備えた第２差動増幅器に供給して増幅する
ように構成したものである。
以下、この発明の一実施例について図面を参照
して説明する。第２図はその構成を示すもので、
図において、１５はバイポーラ形トランジスタを
差動入力素子として備えた第１差動増幅器、１６
はMOS形トランジスタを差動入力素子として備
えた第２差動増幅器、１７はバツフア回路として
働くインバータ回路、Q14，Q15はカラムデコー
ダの出力信号CDiによつて導通制御されビツト線
BLi，BLiを選択するビツト線選択用のトランジ
スタである。
して説明する。第２図はその構成を示すもので、
図において、１５はバイポーラ形トランジスタを
差動入力素子として備えた第１差動増幅器、１６
はMOS形トランジスタを差動入力素子として備
えた第２差動増幅器、１７はバツフア回路として
働くインバータ回路、Q14，Q15はカラムデコー
ダの出力信号CDiによつて導通制御されビツト線
BLi，BLiを選択するビツト線選択用のトランジ
スタである。
第３図は、上記第１差動増幅器１５，第２差動
増幅器１６の回路構成例を示すものである。すな
わち、第１差動増幅器１５の差動入力素子として
働くバイポーラ形のNPNトランジスタQ16，Q17
には、MOS形構成のメモリセル（図示しない）
から前記ビツト線選択用のトランジスタQ14，
Q15を介して記憶情報（差動入力信号）が供給さ
れる。この差動入力トランジスタQ16，Q17のエ
ミツタは共通接続され、電流源Ｉを介して第２電
流Vssに接続される。また、トランジスタQ16，
Q17のコレクタはそれぞれ負荷素子（例えば抵
抗）R1，R2を介して第１電源端子Vccに接続され
ている。上記抵抗R1とトランジスタQ16との接続
点ｄの電位、および抵抗R2とトランジスタQ17と
の接続点ｅの電位は、第２差動増幅器１６の差動
入力素子として働く一対のMOSトランジスタ
Q18，Q19に供給される。このトランジスタQ18，
Q19の一端には電源端子Vccからカレントミラー回
路構成のMOSトランジスタQ20，Q21を介して定
電流が供給されており、その他端はそれぞれ第２
電源端子Vssに接続されている。そして、上記ト
ランジスタQ21とQ19との接続点ｆの電位をMOS
トランジスタQ22，Q23から成るCMOSインバー
タ回路１７を介して出力信号OUTとして得る。
増幅器１６の回路構成例を示すものである。すな
わち、第１差動増幅器１５の差動入力素子として
働くバイポーラ形のNPNトランジスタQ16，Q17
には、MOS形構成のメモリセル（図示しない）
から前記ビツト線選択用のトランジスタQ14，
Q15を介して記憶情報（差動入力信号）が供給さ
れる。この差動入力トランジスタQ16，Q17のエ
ミツタは共通接続され、電流源Ｉを介して第２電
流Vssに接続される。また、トランジスタQ16，
Q17のコレクタはそれぞれ負荷素子（例えば抵
抗）R1，R2を介して第１電源端子Vccに接続され
ている。上記抵抗R1とトランジスタQ16との接続
点ｄの電位、および抵抗R2とトランジスタQ17と
の接続点ｅの電位は、第２差動増幅器１６の差動
入力素子として働く一対のMOSトランジスタ
Q18，Q19に供給される。このトランジスタQ18，
Q19の一端には電源端子Vccからカレントミラー回
路構成のMOSトランジスタQ20，Q21を介して定
電流が供給されており、その他端はそれぞれ第２
電源端子Vssに接続されている。そして、上記ト
ランジスタQ21とQ19との接続点ｆの電位をMOS
トランジスタQ22，Q23から成るCMOSインバー
タ回路１７を介して出力信号OUTとして得る。
上記のような構成において、ビツト線i，
BLiの電位V1，V2の差をΔVつまり「ΔV＝V1−
V2」とすると、トランジスタQ26，Q17を流れる
電流i1，i2の電流比i1／i2はバイポーラ形トランジ
スタの動作に従つて下式(2)で表わされる。
BLiの電位V1，V2の差をΔVつまり「ΔV＝V1−
V2」とすると、トランジスタQ26，Q17を流れる
電流i1，i2の電流比i1／i2はバイポーラ形トランジ
スタの動作に従つて下式(2)で表わされる。
従つて、第１差動増幅器１５から得られる出力
信号の差電圧ΔV1は、 であり、「gm＝１／Ｒ」でΔVやΔV1には依存し
ない。ちなみに、上式(3)によれば、「ΔV＝
25mV」であれば、「ΔV1＝Ri（１−１／ｅ）」で
あり、「ΔV＝∞」の時の約2/3の電圧が一定の相
互コンダクタンスgmで出力されるので、感度は
良好である。一方、第２差動増幅器１６は、Ｐチ
ヤネル形のMOSトランジスタQ20のゲート・ドレ
イン間が接続されており、トランジスタQ20と
Q21とのゲート・ソース間電圧VGSが両方とも同
一であるため、前述したように同一電位付近では
「i3＝i4」となるカレントミラー回路となつてい
る。今、MOSトランジスタQ18のゲート電位がハ
イレベル（この時、MOSトランジスタQ19のゲー
ト電位はローレベル）となり、このトランジスタ
Q18がオン状態となると、Q18のドレイン側はロ
ーレベルとなる。従つて、トランジスタQ20，
Q21はよりコンダクテイブとなり、トランジスタ
Q19のゲート供給されるローレベルの信号も手伝
つて、トランジスタQ21とQ19との接続点ｆの電
位は急速にハイレベルとなる。一方、トランジス
タQ18のゲート電位がローレベル、トランジスタ
Q19のゲート電位がハイレベルの時は逆の動作と
なる。ところで、トランジスタQ18，Q19のゲー
ト電位（接続点ｄ，ｅの電位）は第１電源VDDの
電位と第２電源Vssの電位との中間電位であるた
め、出力がVDD，Vss間をフルスイングしないの
で、インバータ回路１７によつて波形整形して
VDD，Vss間をフルスイングする出力信号OUTを
得ている。
信号の差電圧ΔV1は、 であり、「gm＝１／Ｒ」でΔVやΔV1には依存し
ない。ちなみに、上式(3)によれば、「ΔV＝
25mV」であれば、「ΔV1＝Ri（１−１／ｅ）」で
あり、「ΔV＝∞」の時の約2/3の電圧が一定の相
互コンダクタンスgmで出力されるので、感度は
良好である。一方、第２差動増幅器１６は、Ｐチ
ヤネル形のMOSトランジスタQ20のゲート・ドレ
イン間が接続されており、トランジスタQ20と
Q21とのゲート・ソース間電圧VGSが両方とも同
一であるため、前述したように同一電位付近では
「i3＝i4」となるカレントミラー回路となつてい
る。今、MOSトランジスタQ18のゲート電位がハ
イレベル（この時、MOSトランジスタQ19のゲー
ト電位はローレベル）となり、このトランジスタ
Q18がオン状態となると、Q18のドレイン側はロ
ーレベルとなる。従つて、トランジスタQ20，
Q21はよりコンダクテイブとなり、トランジスタ
Q19のゲート供給されるローレベルの信号も手伝
つて、トランジスタQ21とQ19との接続点ｆの電
位は急速にハイレベルとなる。一方、トランジス
タQ18のゲート電位がローレベル、トランジスタ
Q19のゲート電位がハイレベルの時は逆の動作と
なる。ところで、トランジスタQ18，Q19のゲー
ト電位（接続点ｄ，ｅの電位）は第１電源VDDの
電位と第２電源Vssの電位との中間電位であるた
め、出力がVDD，Vss間をフルスイングしないの
で、インバータ回路１７によつて波形整形して
VDD，Vss間をフルスイングする出力信号OUTを
得ている。
上述したように、バイポーラ形トランジスタを
差動入力素子とした第１差動増幅器１５は、相互
コンダクタンスを低下させずに小信号を増幅する
ことができ、これに対し、MOS形トランジスタ
を差動入力素子とする第２差動増幅器１６は小信
号を増幅するためには時間がかかるが、第１差動
増幅器１５で増幅したような比較的大きな信号で
あれば相互コンダクタンスgmを大きく設定でき、
しかもバイポーラ形トランジスタのようにキヤリ
アの蓄積効果はないので電源電圧いつぱいまで増
幅してもスピードが鈍ることはない。
差動入力素子とした第１差動増幅器１５は、相互
コンダクタンスを低下させずに小信号を増幅する
ことができ、これに対し、MOS形トランジスタ
を差動入力素子とする第２差動増幅器１６は小信
号を増幅するためには時間がかかるが、第１差動
増幅器１５で増幅したような比較的大きな信号で
あれば相互コンダクタンスgmを大きく設定でき、
しかもバイポーラ形トランジスタのようにキヤリ
アの蓄積効果はないので電源電圧いつぱいまで増
幅してもスピードが鈍ることはない。
上述した回路の動作特性を調べるため、バイポ
ーラトランジスタQ16，Q17のベース印加電圧の
差ΔVを0.8V、抵抗R1，R2の抵抗値をそれぞれ
10KΩ、第１差動増幅器１５の出力電圧の差ΔV1
を2.4Vに設定し、第２差動増幅器１６のＰチヤ
ネル形MOSトランジスタQ20，Q21とＮチヤネル
形MOSトランジスタQ18，Q19とのチヤネル幅Ｗ
の比を１：５に設定してシユミレーシヨンを行な
い、前記第１図の回路と比較を行なつた。その結
果、チヤネル長が3μmの同一メモリセルにおい
て、プリチヤージ方式を採用した場合、従来回路
においてはアクセスタイムが45nSであつたのに
対し、上記第３図の回路においては35nSと約
10nS改善できた。この差は、さらにビツト線振
幅ΔVを小さくして高速化すると大きくなること
が前述したシユミレーシヨンにより実証されてい
る。
ーラトランジスタQ16，Q17のベース印加電圧の
差ΔVを0.8V、抵抗R1，R2の抵抗値をそれぞれ
10KΩ、第１差動増幅器１５の出力電圧の差ΔV1
を2.4Vに設定し、第２差動増幅器１６のＰチヤ
ネル形MOSトランジスタQ20，Q21とＮチヤネル
形MOSトランジスタQ18，Q19とのチヤネル幅Ｗ
の比を１：５に設定してシユミレーシヨンを行な
い、前記第１図の回路と比較を行なつた。その結
果、チヤネル長が3μmの同一メモリセルにおい
て、プリチヤージ方式を採用した場合、従来回路
においてはアクセスタイムが45nSであつたのに
対し、上記第３図の回路においては35nSと約
10nS改善できた。この差は、さらにビツト線振
幅ΔVを小さくして高速化すると大きくなること
が前述したシユミレーシヨンにより実証されてい
る。
なお、バイポーラ形の差動増幅器を動作させる
ためには、I1／βNPN（βNPNはエミツタ接地電流増幅
率）のベース電流の供給が必要であるが、メモリ
セルおよびプリチヤージ回路がMOS形構成され
ている上にβNPNが製造プロセスにおいてばらつ
き、ビツト線電位の設定に悪影響を与える可能性
がある。このため、必要とする特性に応じてバイ
ポーラ形の差動入力トランジスタをダーリントン
接続構造にしても良い。
ためには、I1／βNPN（βNPNはエミツタ接地電流増幅
率）のベース電流の供給が必要であるが、メモリ
セルおよびプリチヤージ回路がMOS形構成され
ている上にβNPNが製造プロセスにおいてばらつ
き、ビツト線電位の設定に悪影響を与える可能性
がある。このため、必要とする特性に応じてバイ
ポーラ形の差動入力トランジスタをダーリントン
接続構造にしても良い。
第４図はその回路構成を示すもので、前記第３
図におけるバイポーラ形のNPN差動入力トラン
ジスタQ16，Q17バイポーラ形のNPNトランジス
タQ24，Q25をダーリントン接続するとともに上
記トランジスタQ16のベース・エミツタ間、およ
びQ17のベース・エミツタ間にそれぞれ抵抗R3，
R4を接続し、上記トランジスタQ24，Q25に差動
入力信号V1，V2を供給するように構成したもの
である。上記のような構成においてバイボーラト
ランジスタQ24あるいはQ25を駆動するためのベ
ース電流iBは、下式(4)で表わせる。
図におけるバイポーラ形のNPN差動入力トラン
ジスタQ16，Q17バイポーラ形のNPNトランジス
タQ24，Q25をダーリントン接続するとともに上
記トランジスタQ16のベース・エミツタ間、およ
びQ17のベース・エミツタ間にそれぞれ抵抗R3，
R4を接続し、上記トランジスタQ24，Q25に差動
入力信号V1，V2を供給するように構成したもの
である。上記のような構成においてバイボーラト
ランジスタQ24あるいはQ25を駆動するためのベ
ース電流iBは、下式(4)で表わせる。
iB＝（Vf／RH＋Ｉ／βNPN 2）・１／βNPN ……(4)
上式(4)において、VfはPN接合ダイオードの順
方向電圧、RHは熱抵抗で、このRHは大きくし
ても動作速度に影響を与えないことは良く知られ
ている。これによつて電流iBを1μA以下にするこ
とができ、MOS形メモリとの適合性を向上でき
る。
方向電圧、RHは熱抵抗で、このRHは大きくし
ても動作速度に影響を与えないことは良く知られ
ている。これによつて電流iBを1μA以下にするこ
とができ、MOS形メモリとの適合性を向上でき
る。
ところで、CMOSの製造プロセスにおいて、
バイポーラ形のトランジスタを同時に形成するこ
とは一般に行なわれており、特に、第５図に模式
的に示したようなＰ形半導体基板１８上にＮ形の
ウエル領域１９，１９を形成するCMOSプロセ
スの場合は、ウエル領域１９，１９上にＰチヤネ
ル形のMOSトランジスタQP形成するとともに、
NPN形のバイポーラトランスタQBを形成する。
この時拡散の深さxjの比較的深いソース，ドレイ
ン領域２０，２１のＰ形不純物拡散と同時にベー
ス領域２２の拡散を行ない、xjの浅いＮチヤネル
形MOSトランジスタQNのソース，ドレイン領
域２３，２４のＰ形不純物拡散と同時にエミツタ
領域２５とコレクタ用のコンタクト領域２６の拡
散を行なえば、新たな製造工程を付加する必要は
ない。
バイポーラ形のトランジスタを同時に形成するこ
とは一般に行なわれており、特に、第５図に模式
的に示したようなＰ形半導体基板１８上にＮ形の
ウエル領域１９，１９を形成するCMOSプロセ
スの場合は、ウエル領域１９，１９上にＰチヤネ
ル形のMOSトランジスタQP形成するとともに、
NPN形のバイポーラトランスタQBを形成する。
この時拡散の深さxjの比較的深いソース，ドレイ
ン領域２０，２１のＰ形不純物拡散と同時にベー
ス領域２２の拡散を行ない、xjの浅いＮチヤネル
形MOSトランジスタQNのソース，ドレイン領
域２３，２４のＰ形不純物拡散と同時にエミツタ
領域２５とコレクタ用のコンタクト領域２６の拡
散を行なえば、新たな製造工程を付加する必要は
ない。
なお、このような構成ではバイポーラ形トラン
ジスタの特性が充分でなければ、上述した製造プ
ロセスに内部ベース拡散工程を付加すればβNPNお
よび遮断周波数T等の特性パラメータを向上でき
る。また、上記第５図に示したバイポーラ形トラ
ンジスタは、通常のものと異なり埋込み層がない
ため、内部コレクタ抵抗rcが大きくなる可能性が
ある。理論的には最小デイメンシヨンが２×5μm
のエミツタを使つた場合、内部コレクタ抵抗rcは
1KΩと計算される。しかしながら、内部コレク
タ抵抗rcの影響は設計的に対処することが可能で
ある。すなわち、前記第３図におけるコレクタ負
荷抵抗R1，R2の値を内部コレクタ抵抗rcより充
分大きな値に設定すれば良い。一方、内部コレク
タ抵抗rcを下げる手段としては、第６図に示すよ
うにコレクタ領域１９のコンタクト用の高濃度形
不純物領域２６をベース領域２２を囲むように形
成したり、エミツタ面積を大きく設定することが
考えられる。ここで、内部コレクタ抵抗rcは増幅
係数ｅｑ／KTΔVには直接的には無関係であり、こ れによつてセンス感度が低下することはない。
ジスタの特性が充分でなければ、上述した製造プ
ロセスに内部ベース拡散工程を付加すればβNPNお
よび遮断周波数T等の特性パラメータを向上でき
る。また、上記第５図に示したバイポーラ形トラ
ンジスタは、通常のものと異なり埋込み層がない
ため、内部コレクタ抵抗rcが大きくなる可能性が
ある。理論的には最小デイメンシヨンが２×5μm
のエミツタを使つた場合、内部コレクタ抵抗rcは
1KΩと計算される。しかしながら、内部コレク
タ抵抗rcの影響は設計的に対処することが可能で
ある。すなわち、前記第３図におけるコレクタ負
荷抵抗R1，R2の値を内部コレクタ抵抗rcより充
分大きな値に設定すれば良い。一方、内部コレク
タ抵抗rcを下げる手段としては、第６図に示すよ
うにコレクタ領域１９のコンタクト用の高濃度形
不純物領域２６をベース領域２２を囲むように形
成したり、エミツタ面積を大きく設定することが
考えられる。ここで、内部コレクタ抵抗rcは増幅
係数ｅｑ／KTΔVには直接的には無関係であり、こ れによつてセンス感度が低下することはない。
なお、この発明は上記実施例に限定されるもの
ではなく、要旨を変えない範囲で種々変形して実
施可能なことはもちろんである。
ではなく、要旨を変えない範囲で種々変形して実
施可能なことはもちろんである。
以上説明したようにこの発明によれば、高感度
でかつ高速動作が可能なセンスアンプが得られ
る。
でかつ高速動作が可能なセンスアンプが得られ
る。
第１図は従来の半導体記憶装置におけるセンス
アンプの構成を説明するための図、第２図はこの
発明の一実施例に係るセンスアンプを概略的に示
す図、第３図は上記第２図の回路構成例を示す
図、第４図はこの発明の他の実施例を説明するた
めの図、第５図および第６図はそれぞれ上記第３
図の回路の製造プロセスを説明するための図であ
る。 １５……第１差動増幅器、１６……第２差動増
幅器、Q16，Q17……バイポーラ形の差動入力素
子、Q18，Q19……MOS形の差動入力素子。
アンプの構成を説明するための図、第２図はこの
発明の一実施例に係るセンスアンプを概略的に示
す図、第３図は上記第２図の回路構成例を示す
図、第４図はこの発明の他の実施例を説明するた
めの図、第５図および第６図はそれぞれ上記第３
図の回路の製造プロセスを説明するための図であ
る。 １５……第１差動増幅器、１６……第２差動増
幅器、Q16，Q17……バイポーラ形の差動入力素
子、Q18，Q19……MOS形の差動入力素子。
Claims (1)
- 【特許請求の範囲】 １ MOS形回路から差動入力信号が供給される
一対のバイポーラ形トランジスタを差動入力素子
として備えた第１差動増幅器と、この第１差動増
幅器の出力信号が供給される一対のMOS形トラ
ンジスタを差動入力素子として備えた第２差動増
幅器とを具備したことを特徴とするセンスアン
プ。 ２ 上記第１差動増幅器は、一端が共通接続され
差動入力信号が供給される一対のバイポーラ形ト
ランジスタと、このトランジスタの他端と第１電
源端子間にそれぞれ接続される一対の負荷素子
と、上記一対のトランジスタの共通接続点と第２
電源間に配設される定電流源とを具備して成る特
許請求の範囲第１項記載のセンスアンプ。 ３ 上記一対のバイポーラ形トランジスタは、そ
れぞれダーリントン接続されたトランジスタから
成る特許請求の範囲第１項あるいは第２項記載の
センスアンプ。 ４ 上記第２差動増幅器は、第１差動増幅器の出
力信号が供給される一対のMOS形トランジスタ
と、このトランジスタそれぞれに定電流を供給す
るカレントミラー回路とを具備して成る特許請求
の範囲第１項記載のセンスアンプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233564A JPS59124086A (ja) | 1982-12-28 | 1982-12-28 | センスアンプ |
| US06/563,501 US4604533A (en) | 1982-12-28 | 1983-12-20 | Sense amplifier |
| DE19833346529 DE3346529A1 (de) | 1982-12-28 | 1983-12-22 | Leseverstaerker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233564A JPS59124086A (ja) | 1982-12-28 | 1982-12-28 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124086A JPS59124086A (ja) | 1984-07-18 |
| JPH0359520B2 true JPH0359520B2 (ja) | 1991-09-10 |
Family
ID=16957041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233564A Granted JPS59124086A (ja) | 1982-12-28 | 1982-12-28 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124086A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239506A (en) * | 1991-02-04 | 1993-08-24 | International Business Machines Corporation | Latch and data out driver for memory arrays |
-
1982
- 1982-12-28 JP JP57233564A patent/JPS59124086A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124086A (ja) | 1984-07-18 |
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