JPH0359890A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は１つのデータが２ビツトで構成され、その２ビ
ツトに互いに逆相のデータを書き込むことにより情報が
記憶され、又、その２ビツトを独立に読み出し、互いの
情報を比較することによりデータの１″、“０９１を判
断する半導体記憶装置（以下、ｔｒｕｅ−Ｂａｒ読み出
し半導体記憶装置という）に関する。

［従来の技術］ 第６図に従来技術のｔｒｕｅ−Ｂａｒ読み出し半導体記
憶装置を示す。Ｙｌ、　　・・・　ＹｍはＹアドレス線
、ＸＩ、　　・・・　ＸＩ・・・Ｘｎ！、ｔＸアドレス
線、ｎ、ＴｉはそれぞれＹｌ、　　Ｙｍの反転信号線で
ある。ＱＹＩＴ、　　”　’　”　　ＱＹｍＴ、　　Ｑ
ＹＩＢ、　　’　”　”Ｑ　ＹｍＢは、メモリーセルの
Ｙアドレスを選択するＮチャネル型ＭＯ５電界効果トラ
ンジスタ（以下、ＭＯＳＦＥＴという）である。ＭＩＩ
Ｔ、　　・・・　Ｍｎ１Ｔはデイジット線ＤＩＴに接続
されたメモリーセル、ｉ’ｖｌｌＢ、　　・・・、　　
Ｍｎ１Ｂはデイジット線ＤＩＢに接続されたメモリーセ
ル、ＭｌｍＴ、　　・・◆、　　ＭｎｍＴはデイジット
線ＤｍＴに接続されたメモリーセル、ＭｌｍＢ。

・・・　ＭｎｍＢはデイジット線ＤｍＢに接続されたメ
モリーセルである。ここでＭ　ＩＩＴ、　　Ｍ　ｎｌＴ
、　　Ｍ　１ｍＴ。

ＭｎｍＴは真データ（以下、ｔｒｕｅデータという）が
記憶されたメモリーセルであり、Ｍ　１１Ｂ、　　Ｍ　
ｎｌＢ。

Ｍ　１　ｍ１３＋　Ｍ　ｎｍ　Ｂは、相補データ（以下
、Ｂａｒデータという）が記憶されたメモリーセルて、
それぞれＭｌｔＴ、　Ｍｎ１Ｔ、　ＭｌｍＴ、　Ｍｎｍ
Ｔと対になるメモリーセルである。例えば、ＭＩＩＴに
“Ｏ”が記憶されているとすると、ＭＩＩＴと対になる
メモリーセルＭ１１Ｂには“１”が記憶されている。Ｓ
Ｓはメモリーセルの共通ソース端で、読み出しモード時
はＯＶが印加される。ＱＤＩＴはＹアドレス線Ｙｌが“
Ｌ”でデイジット線ＤＩＴに接続されたメモリーセルが
非選択の場合、デイジット線ＤＩＴをＯＶに放電するＮ
チャネル型ＭＯＳＦＥＴ、ＱＤＩＢは同様に、デイジッ
ト線ＤＩＢをＯｖに放電するＮチャネル型ＭＯＳ　Ｆ　
Ｅ　Ｔ、　　Ｑ　ＤｍＴは同様に、デイジット線ＤｍＴ
をＯＶに放電するＮチャネル型ＭＯＳＦＥＴ、ＱＤｍＢ
は同様にデイジット線ＤｍＢをＯＶに放電するＮチャネ
ル型ＭＯＳＦＥＴてある。Ｋはｔｒｕｅデータが記憶さ
れたメモリーセルの記憶内容により変化する節点ＣＴの
電圧を増幅するｔｒｕｅデータ増幅回路、ＬはＢａｒの
データが記憶されたメモリーセルの記憶内容により変化
する節点ＣＢの電圧を増幅するＢａｒデータ増幅回路、
ＭはＫの出力ＢＴとＬの出力Ｂｅの電圧を比較し、その
差を増幅する比較検出器である。例えば、ＭＩＩＴとＭ
ｌｌＢが選択され、ＭＩＩＴに“０”が、ＭＩＩＢに“
１”が記憶されているとすると、Ｋの出力ＢＴの電圧は
Ｌの出力Ｂ８の電圧よりも高くなり、Ｍの出力Ａには“
０パが出力され、この出力が次段の出力バッフ７回路Ｏ
に伝達され、出力端子ＯＵＴ　（１）に“Ｏ”が出力さ
れることになる。

実際の半導体記憶装置では、８ビツト出力ならば第６図
に示した回路が８個存在するが、ここでは省略した。ま
た、以下の説明では、Ｋ、　　Ｌ、　Ｍをまとめてセン
スアンプ回路Ｎとする。

第７図はに、　　Ｌ、　Ｍの例を示したものである。

ＱＳＴ４．　　ＱＳＴ５は節点ＣＴの電圧変化を増幅す
るインバータて、Ｑ　Ｓｒ１はＰチャネル型ＭＯ５ＦＥ
Ｔ、ＱＳＴ５はＮチャネル型ＭＯＳＦＥＴである。ＱＳ
ＴＩは“Ｏ”が記憶されたメモリーセル（オフピット）
が選択された時の出力ＢＴの電圧ＶＢ（オフ）と、“１
′″が記憶されたメモリーセル（オンピット）が選択さ
れた時の出力ＢＴの電圧ＶＢ（オン）の電圧の差を制御
するＰチャネル型ＭＯ５ＦＥＴであり、本例では［ＶＢ
　（オフ）−ＶＢ（オン）］は１゜ＯＶになるように、
ＱＳＴＩのＷ／Ｌは設計されているとする。Ｑ　Ｓｒ２
は出力ＢＴと節点Ｃｒ２間に接続されたＮチャネル型Ｍ
ＯＳ　Ｆ　Ｅ　Ｔで、Ｑ　Ｓｒ１とＱ　Ｓｒ５から構成
されるインバータの出力により制御されるトランスファ
ゲートである。Ｑ　Ｓｒ３はプリチャージ用のＮチャネ
ル型ＭＯＳＦＥＴである。ＬにおいてＱＳＢＩ、　　Ｑ
ＳＢ２．　　ＱＳＢ３．　　ＱＳＢ４．　　ＱＳＢ５は
それぞれＫにおけるＱＳＴＩ、　　ＱＳＴ２．　　ＱＳ
Ｔ３．　　ＱＳＴ４．　　ＱＳＴ５と同一であるので説
明を省略する。

ＱＡＩ、　　ＱＡ２はそれぞれＫの出力ＢＴ、Ｌの出力
ＢＢがゲートに人力されたＰチャネル型ＭＯ５ＦＥＴ、
ＱＡ３．　　ＱＡ４はＮチャネル型ＭＯ５ＦＥＴ、ＱＡ
５はゲートにアクティブ信号ＣＥが人力されたＮチャネ
ル型ＭＯ３ＦＥＴである。本例ではＱＡＩとＱＡ２＋Ｑ
Ａ３とＱＡ４はそれぞれ同一のゲート長、ゲート幅に設
計されているとする。また本例では説明を簡単にするた
めにＫの出力ＢＴの電圧ＶＢＴとＬの出力Ｂｅの電圧Ｖ
ＢＢの間に（１）式の関係が成り立つ時、Ｍの出力Ａに
は［Ｖ　ＣＣＩが出力され、　（２）式の関係が成り立
つ時Ｍの出力ＡにはＯＶが出力され、　（３）式の関係
が成り立つ時Ｍの出力ＡにはＯＶから［Ｖ　ＣＣＩの間
の電圧が出力されるとして話を進める。

ＶＢＴ≦ＶＢＢ−０，５Ｖ−−−−−−−−−（１）Ｖ
ＢＴ！：ＶＢＢ＋０．５Ｖ　−−−−−−−−−（２）
ＶＢＢ−０，５Ｖ＜ＶＢＴ＜ＶＢＢ＋０．５Ｖ　−−（
３）半導体記憶装置において、１つのデータの記憶にメ
モリーセルを２ビット割り当てる理由は、第６図のよう
な回路構成にすることにより、ｔｒｕｅデータ増幅回路
にの出力ＢＴの電圧と、Ｂａｒデータ増幅回路りの出力
ＢＢの電圧が互いに逆相に動くため、比較検出器の片側
入力（例えばＢ８）が−定電圧の場合に比べて、　（１
）比較検出器の電圧増幅率が大きくなり、比較検出器の
高速化が計れるうえ、　（２）比較検出器は同相の入力
に対しては、除去することができるので、比較検出器の
耐ノイズ性が大きいという利点を有する。

第６図において、各デイジット線に非選択時に各デイジ
ット線をＯｖにディスチャージするＮチャネル型ＭＯ８
ＦＥＴ　ＱＤＩ丁、・・・　ＱＤｍＴ。

ＱＤＩＢ、　　・・◆　ＱＤｍＢが接続されている理由
は、一般に、デイジット線はデイジット線間の容量カッ
プリングにより、となりのデイジット線の電位に影響を
与えることが知られており、非選択時にデイジット線の
電圧を一定に保つＭＯＳＦＥＴがないと、選択されたデ
イジット線がとなりのデイジット線から受ける影響が、
選択されたメモリーセルの場所または記憶されているデ
ータにより異なってしまい、高速化を前提とした設計が
できないからである。

以上述べたように第６図に示す半導体記憶装置は動作す
るが、Ｘアドレスが切り換わる場合はデイジット線の電
圧は常にバイアス電圧に保たれており、Ｋの出力ＢＴと
Ｌの出力Ｂｅは常に逆相に動作し、センスアシプ回路Ｎ
は高速に動作する。

しかし、Ｙアドレスが切り換わる場合、デイジット線が
ＯＶから充電されるため、従来例の第６図の回路では不
具合が生じる。

以下、第６図から第８図を用いてＹアドレスが切り換わ
った時の動作について説明する。

第８図はＹアドレスが切り換わったときの第６図に示す
各節点の電圧波形を示したものである。

第８図に示す各記号の波形は、第６図の各節点の電圧波
形に相当する。

（時間０からｔｌ） Ｙアドレス線Ｙｌが“Ｈ″　Ｙｌが“Ｌ”　Ｙｍが′“
Ｌ”　　石が“Ｈ”の時（第８図にはＹｌの波形のみを
示し、石、　　Ｙｍ、　ｙ’ｉの波形は図示していない
）、第６図に示すメモリーセルＭＩＩＴ、　ＭＩＩＢが
選択される。この時、ＭＩＩＴには６“１″が、Ｍｉｌ
ｅには°０”が記憶されているとすると、節点ＣＴの電
圧は平衡値ＶＣ（オン）に、節点ＣＢの電圧は、平衡値
ＶＣ（オフ）に平衡している。

Ｋの出力ＢＴの電圧は平衡値ＶＢ（オン）に、Ｌの出力
Ｂｅの電圧は平衡値ＶＢ（オフ）に平衡している。この
時、前述したように、ＶＢ（オフ）とＶＢ（オン）の差
は、比較検出器が正常動作する値に設定されているため
、比較検出器は正常動作し、出力への電圧は、　［Ｖ　
ＣＣＩとなる。

（時間ｔ１からｔ２） Ｙｌが“Ｈｌ？→“Ｌ　？ｊに、Ｙｌが“′Ｌ″→（（
Ｈ＄１に、Ｙｍが’Ｌ”→“Ｈ”に、ＹｌがＢ　）Ｉ　
１９　、　Ｂ　Ｌ。

”に変化すると、メモリーセルＭ１ｍＴとＭｌｍＢが選
択される。この時、前のサイクルにおいて、デイジット
線ＤｍＴとＤｍＢはＯＶまで放電されている。

ＭｌｍＴには１”がＭｌｍＢにはＬ′Ｏ″が記憶されて
いるとすると、前のサイクルでそれぞれ平衡値ＶＣ（オ
ン）、ＶＣ（オフ）に充電された節点ＣＴ、　　ＣＢの
電圧はＹｍが“Ｌ　９９→“Ｈ”　　Ｖ”’ｉが゛（Ｈ
？“→“Ｌ”に変化すると、それぞれデイジット線Ｄｍ
Ｔ。

ＤｍＢを充電すべく、−１Ｍ低下し、これがそれぞれに
、　　Ｌで増幅され、第８図に示すように、Ｋの出力Ｂ
Ｔ、Ｌの出力Ｂｅも一瞬低下する。その後にの負荷回路
によりＤｍＴ、ＣＴが充電され、電圧が上昇すると、Ｋ
の出力ＢＴの電圧も上昇し、ＤｍＴ、　　ＣＴの電圧が
平衡値ＶＣ（オン）に達すると、ＢＴの電圧も平衡値Ｖ
Ｂ（オン）に達する。また同時にＬの負荷回路によりＤ
ｍＢ、ＣＢが充電され、平衡値ＶＣ（オフ）に達すると
、Ｌの出力ＢＢの電圧も平衡値ＶＢ（オフ）に達する。

以上述べたように、時間ｔｌから＋２の間、デイジット
線Ｄ　ｍＴ、　　Ｄ　ｍＢ、節点ＣＴ、ＣＢ、にの出力
ＢＴ、　Ｌの出力ＢＢの電圧は変化するが、Ｙｍが１Ｌ
　＋２から（（ＨＩＩに変化した瞬間、ＢＴ、ＢＢの電
圧カ共ニ低下スル為、−瞬ＶＢＢ−０，５Ｖ＜ＶＢＴに
なり、本来［Ｖ　ＣＣＩであるべきＭの出力Ａの電圧が
、第８図に示すように、−国中間電位になる“ひげ”が
発生する。

（時間ｔ２から＋３） ＹｌがＬ　ｎ→“Ｈ１５に、Ｙゴが“Ｈ”→ｔｔ　Ｌ　
ｔｔに、ＹＩＴｌが“Ｈ＋＋　→ｉ１　Ｌ　＋＋に、Ｙ
ｍがｌ（Ｌ、　＋？　、　１１　）（”に、Ｘｉが“Ｈ
”→″′Ｌ′ＬパｎがＬＬ、　Ｉｔ　、　Ｒ）（”（Ｘ
ＩとＸｎは第８図に図示せず）に変化すると、メモリー
セルＭｎ１Ｔ、　Ｍｎ１Ｂが選択される。Ｍｎ１Ｔには
“Ｏ”が、Ｍｎ１Ｂには“１″が記憶されているとして
説明する。デイジット線ＤＩＴとＤｌＢはそれぞれ前の
サイクルの間にＯＶまて放電されているため、Ｙｌが“
Ｌ″→゛Ｈ”　　ＹＴが“ＨＩｔ→“Ｌ′に変化すると
、前のサイクルでそれぞれ平衡値ＶＣ（オン）、ＶＣ（
オフ）まで充電された節点ＣＴ、ＣＢはそれぞれデイジ
ット線ＤＩＴ、　　ＤｉＢを充電すべく一瞬低下し、こ
の電圧変化がそれぞれに、　　Ｌで増幅され、第８図に
示すように、Ｋの出力ＢＴ、Ｌの出力ＢＢの電圧が一瞬
低下する。その後、デイジット線Ｄ　ＩＴ、節点ＣＴ、
デイジット線ＤＩＢ、節点ＣＢが充電されると共に、Ｋ
の出力ＢＴ。

Ｌの出力ＢＢの電圧も上昇し、ＤＩＴ、ＣＴの電圧が平
衡値ＶＣ（オフ）に達すると、Ｋの出力ＢＴの電圧も平
衡値ＶＢ（オフ）に達する。また同時にＤＩＢ、ＣＢの
電圧が平衡値ＶＣ（オン）に達すると、Ｌの出力Ｂｅも
平衡値ＶＢ（オン）に達する。

以上述べたように、時間ｔ２から＋３の間、デイジット
線ＤＩＴ、　　ＤＩＢ、節点ＣＴ、ＣＢ、にの出力ＢＴ
、　Ｌの出力ＢＢの電圧は変化するが、Ｙｌが“Ｌ　＋
９→“Ｈ゛′に変化した瞬間、Ｋの出力ＢＴ、Ｌの出力
Ｂｅの電圧が共に低下する為、−瞬ＶＢＢ−０，５Ｖ＜
ＶＢＴになり、本来［Ｖ　ＣＣＩであるべきＭの出力Ａ
の電圧が一瞬、中間電位になるひげが第８図に示すよう
に発生する。その後ＤＩＴ、　　ＤｉＢの電圧が上昇し
、Ｋの出力ＢＴの電圧ＶＢＴが、Ｌの出力ＢＢの電圧Ｖ
ＢＢよりも高くなり、ＶＢＴ≧Ｖ　Ｂ　Ｂ＋０．５Ｖに
なると、Ｍの出力Ａは“Ｈ”→“Ｌ”に変化し、“０”
の情報が読み出されたことを出力バッフ７回路Ｏに伝達
する。この時のセンスアンプ回路のアクセススピードは
第８図に示すｔＳ（２）となる。

（時間ｔ３から＋４） Ｙｌが“Ｈ”→“Ｌ”に、ＴＴが“Ｌ”→“Ｈ”に、Ｙ
ｍが“Ｌ”→“Ｈ”に、Ｙｍが“Ｈ”→“Ｌ”に変化す
ると、メモリーセルＭ　ｎｍＴ、　Ｍ　ｎｍＢが選択さ
れる。ＭｎｍＴにはＯが、ＭｎｍＢには“１−が記憶さ
れているとして説明する。デイジットｙＡＤｍＴ。

ＤｍＢはそれぞれ前のサイクルの間にＯＶまて放電され
ているため、Ｙｍが１４　Ｌ　ＩＴ　→１４　ＨＩＩ　
、　　Ｖ″′ｉがＨＩＴ→“Ｌ”に変化すると、前のサ
イクルでそれぞれ平衡値ＶＣ（オフ）、ＶＣ（オン）ま
で充電された節点ＣＴ、ＣＢはそれぞれデイジット線Ｄ
ｍＴ。

ＤｍＢを充電すべく一瞬低下し、この電圧変化がそれぞ
れに、　　Ｌで増幅され、第８図に示すようにＫの出力
ＢＴ、Ｌの出力ＢＢの電圧が一瞬低下する。

その後デイジット線ＤｍＴ、節点ＣＴ、デイジット線Ｄ
　ｍＢ、節点ＣＢが充電され、ＤｍＴ、　　ＣＴの電圧
が平衡値ＶＣ（オフ）に達すると、Ｋの出力ＢＴも平衡
値ＶＢ（オフ）に達する。またＤｍＢ、ＣＢの電圧が平
衡値ＶＣ（オン）に達すると、Ｌの出力ＢＢも平衡値Ｖ
Ｂ（オン）に達する。

以上述べたように、時間ｔ３から＋４の間、デイジット
線Ｄ　ｍＴ、　　Ｄ　ｍＢ、節点ＣＴ、　　ＣＢ、　Ｋ
の出力ＢＴ、　Ｌの出力Ｂｅの電圧は変化するが、Ｙｍ
が“′Ｌ″→“Ｈｌ？に変化した瞬間、Ｋの出力ＢＴ、
Ｌの出力Ｂｅの電圧が共に低下するため、−瞬ＶＢＴ＜
ＶＢＢ＋０．５Ｖになり、本来ＯＶであるべきＭの出力
Ａの電圧が一瞬中間電位になる“ひげ゛が第８図に示す
ように発生する。

［発明が解決しようとする課題］ 以上述べたように第６図に示す従来例では、非選択のデ
イジット線はＧＮＤ電位になっているので、Ｙアドレス
切り換え時に、選択されたｔｒｕｅビットのデイジット
線（Ｄ　ＩＴ）と、Ｂａｒビットのデイジット線（ＤＩ
Ｂ）は共にＯＶから平衡値へと充電される。

この時、デイジット線には、節点ＣＴ、ＣＢに比較して
大きな容量が付加されているので、節点ＣＴ、ＣＢの電
圧が低下し、節点ＣＴ、　　ＣＢの電圧変化がそれぞれ
、ｔｒｕｅビット増幅回路に、Ｂａｒビット増幅回路り
により増幅され、それぞれの出力ＢＴ、　　ＢＢの電圧
が低下する。この低下のスピードが急峻であることから
、ＢＴの電圧ＶＢＴと８８の電圧ＶＢＢの差が比較検出
器が安定に検出できる電圧差よりも小さくなり、比較検
出器が一瞬誤動作を起こし、出力Ａの電圧が本来［Ｖ　
ＣＣ］であるべきものが“Ｈ″→“（Ｌ　ｌ“→“Ｈｏ
”になる１′ひげ″が発生し、本来Ｏ■であるべきもの
が、　ｌ（Ｌ　ＩＴ→“ＨＩｆ→“′Ｌパになる“ひげ
″が発生する。これらの“′ひげ”′が次段の出力バッ
ファ回路Ｏに伝達されると、Ｙアドレスが切り換わった
瞬間に、大きな充放電電流が、半導体装置に流れるため
、電源電圧の低下、ＧＮＤ電位の上昇が起こり、アドレ
スバッファ回路等の他回路に悪影響をもたらす。

例えば、アドレスバッファ回路においては、Ｙアドレス
が切り換わったとき、電源電圧が低下すると、本来“（
Ｌ　１ルベルが入力されているアドレス入力が“Ｈ”レ
ベルが入力されていると検出されてしまい、アドレスバ
ッファ回路の４４　Ｌ　１７レベル（ＶＩＬ）が悪くな
る。またＧＮＤ電位が上昇すると、本来“Ｈ”レベルが
入力されているアドレス入力が、′Ｌ”レベルが入力さ
れていると検出されてしまい、アドレスバッファ回路の
′６　Ｈｊｊレベル（Ｖｌ）Ｉ）が悪くなり、規格を満
たせなくなる欠点があった。また、従来例の半導体記憶
装置は、非選択のデイジット線はＧＮＤ電位になってい
るため、メモリーセルが選択されると、デイジット線を
ＯＶから平衡値ＶＣ（オフ）、ＶＣ（オン）に充電する
必要が生じ、半導体記憶装置を高速化することが困難に
なる欠点がある。

ざらに、従来例の半導体記憶装置はＹアドレスが変化し
た時、比較検出器の出力に″ひげ″が発生するが、大容
量化するに従い、デイジット線に付加される容量が節点
ＣＴ、ＣＢに負荷される容量に比へますます大きくなる
ため、第８図に示す゛ひげ″が大きくなり、電源、ＧＮ
Ｄに発生するノイズの程度が大きくなる欠点がある。

［課題を解決するための手段］ 本発明の要旨は、真データを記憶する記憶素子と、複数
の前記記憶素子と第１電界効果トランジスタとが並列に
接続する第１ディジット線と、前記第１ディジット線が
列方向に複数本配列されてなる第１記憶素子群と、相補
データを記憶する記憶素子と、複数の前記記憶素子と第
２電界解効果トランジスタとが並列に接続される第２デ
ィジット線と、前記第２ディジット線が列方向に複数本
配列されてなる第２記憶素子群と、前記第１記憶素子群
と、前記第２記憶素子群のＸアドレスとＹアドレスとを
それぞれ選択するＸアドレス線およびＹアドレス線と、
前記第１記憶素子群のうち、前記Ｘアドレス線と前記Ｙ
アドレス線により選択された前記記憶素子を読み出す第
１センスアンプ回路と、前記第２記憶素子群のうち、前
記Ｘアドレス線と前記Ｙアドレス線により選択された前
記記憶素子を読み出す第２センスアンプ回路と、前記第
１センスアンプ回路と前記第２センスアンプ回路との出
力の電圧を比較する比較検出器とを有し、少なくとも読
み出しモード時には、出力に一定電圧が出力される第１
バイアス回路と、出力電圧が前記第１バイアス回路の出
力電圧と異なり、少なくとも読み出しモード時には、出
力に一定電圧を出力する第２バイアス回路とを更に有し
、前記Ｙアドレス線により制御される信号線が前記第１
電界効果トランジスタと前記第２電界効果ト・ンジスタ
とのゲートに接続され、前記第１バイニス回路の出力が
、前記第１電界効果トランジスゴのソースに、前記第２
バイアス回路の出力が、右記第２電界効果トランジスタ
のソースに接続さ矛てなることである。

［発明の作用］ 上記構成に係る半導体記憶装置は、Ｂａｒのラータが記
憶されたメモリーセルが接続された非選択のデイジット
線の電圧を、ｔｒｕｅのデータカ記憶されたメモリーセ
ルが接続された非選択のライジット線の電圧とは異電位
に設定することができるので、従来技術に述べたような
、Ｙアドレス切換時の比較検出器の出力の゛ひげ″の発
生を館減することができるので、ノイズに対して安定な
半導体記憶装置を提供できる。

［実施例コ 第１図は本発明のｔｒｕｅ−Ｂａｒ読み出し半導体記憶
装置を示す。第６図と同一の箇所は同一の記号をつけ説
明を省略する。

Ｐはｔｒｕｅビットデイジット線バイアス回路で、出力
ＥＴは、ｔ　ｒｕｅのデータが記憶されているメモリー
セルが接続されたデイジット線Ｄ　ＩＴ。

・・・　ＤｍＴを非選択時にバイアスするＮチャネル型
ＭＯＳＦＥＴ　ＱＤＩＴ、・・・　ＱＤｍＴのソースに
共通に接続される。

ＱはＢａｒピットデイジット線バイアス回路で、出力Ｅ
８はＢａｒのデータが記憶されているメモリーセルが接
続されたデイジット線を非選択時にバイアスするＮチャ
ネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑ　Ｄ　１Ｂ。

・・・　ＱＤｍ＆のソースに共通に接続される。

第２図はＰ、　　Ｑの例を示したものである。ＱＥＩは
Ｐチャネル型ＭＯ３ＦＥＴで、ＱＥ２はＮチャネル型Ｍ
ＯＳＦＥＴで、しきい値はその他のＮチャネル型ＭＯＳ
ＦＥＴが１．ＯＶに設定されているのに対し、０．４Ｖ
に設定されている。ＱＥ３はＰチャネル型ＭＯ３ＦＥＴ
で、ＱＥ４はＮチャネル型ＭＯＳＦＥＴである。本例で
はＱＥ３はＫ（７）ＱＳ１４と、ＱＥ４はＫのＱ　Ｓｒ
１と同一のゲート長とゲート幅を持つものとする。

第３図は、ＱＥＩとＱＥ２とから構成されるインバータ
の人出力特性（Ｖ）と、ＱＥ３とＱＥ４とから構成され
るインバータの人出力特性（Ｗ）を示したものである。

Ｐ、　　Ｑは共に、インバータの人力と出力が共通に接
続されているため、Ｐの出力ＥＴは第３図の点Ｓて平衡
し、この時の電圧ＶＥＴは約０．５Ｖになる。またＱの
出力ＥＢは第３図の点Ｒて平衡し、この時の電圧ＶＥＢ
は約１．３Ｖになる。

第１図に示す本発明の実施例において、Ｙアドレスが切
り換わった時の動作について、第１図から第４図を用い
て説明する。第４図はＹアドレスが切り換わった時の第
１図に示す各節点の電圧波形を示したものである。第１
［］に示す各記号の波形は、第１図の各節点の電圧波形
に相当する。

＠４図においてＶＣ（オフ）は０”′が記憶されたメモ
リーセル（オフピット）が選択された時の節点ＣＴ、Ｃ
Ｂの電圧を表し、この時の平衡点は第３図の点Ｔで表さ
れ、ＶＣ（オフ）の値は本例の場合、約１．２Ｖに設定
される。

また、ＶＣ（オン）は、　“１゛′が記憶されたメモリ
ーセル（オンピット）が選択されたときの節点ＣＴ、Ｃ
Ｂの電圧を表したもので、この時の平衡点は第３図の点
Ｕで表され、ＶＣ（オン）の値は、本例の場合約１．Ｉ
Ｖに設定される。つまり本例ではＹＥＴ＜ＶＣ（オン）
＜Ｖｃ（オフ）＜ＶＥＢとなるように、Ｐ、　　Ｑの回
路構成およびゲート長、ゲート幅が決定されている。

（時間Ｏからｔｌ） 従来技術で述べたように、第１図に示すメモリーセルＭ
ＩＩＴ、　ＭＩＩＢが選択され、ＭＩＩＴには１″が、
ＭｉｌＢには“Ｏ”が記憶されているとすると、節点Ｃ
Ｔの電圧は平衡値ＶＣ（オン）に、節点ＣＢの電圧は平
衡値ＶＣ（オフ）に、Ｋの出力ＢＴの電圧は、ＶＢ（オ
ン）に、Ｌの出力ＢＢの電圧は、平衡値ＶＢ（オフ）に
平衡している。この時、非選択のデイジット線ＤｍＴは
、ＱＤｍＴが導通しているために、Ｐの出力電圧ＶＥＴ
が印加され、非選択のディジット線ＤｍＢはＱ　ＤｍＢ
が導通しているため、Ｑの出力電圧ＶＥＲが印加されて
いる。

（時間ｔｌからｔ２）。

Ｙｌが“Ｈ＋ｅ→“Ｌ　４１に、Ｙｌが“Ｌ　＋９→゛
ＨＩＴに、Ｙｍが“Ｌ”→Ｉｔ　Ｈ’ｌに、Ｙｍが１（
Ｈ１９→″″Ｌ”に変化すると、メモリーセルＭ１ｍＴ
とＭＩｍＢが選択される。前のサイクルでそれぞれ平衡
値ＶＣ（オン）、ＶＣ（オフ）に充電された節点ＣＴ、
ＣＢの電圧はＹｍが゛（Ｌｌ＋　＝　（（ＨＩＴ　　ｌ
が１′）Ｉ　７１　、（（Ｌ　ｊｊに変化すると、Ｄｍ
Ｔを充電すべく節点ＣＴの電圧は一瞬低下する。しかし
ＤｍＴはＶＥＴまで予め充電されているため、節点ＣＴ
の電圧の平衡値ＶＣ（オン）からの低下量は、従来例の
場合に比べ少なくなる。

その後、ＤｍＴ、ＣＴが充電され、平衡値ＶＣ（オン）
に達すると、Ｋの出力ＢＴの電圧も平衡値ＶＢ（オン）
に達する。従って、Ｋの出力ＢＴの電圧の平衡１直ＶＢ
（オン）からの低下量は、従来例の場合に比へ少なくな
る。一方、ＶＢ８てあらかしめ充電されたデイジット線
ＤｍＢは放電され、電圧は平衡値ＶＣ（オフ）で平衡す
ることとなる。このため、Ｌの出力ＢＢはＶＢ（オフ）
の状態を保持することとなる。

以上の述べたように、時間ｔ１からｔ２の間、デイジッ
ト線Ｄ　ｍＴ、　　Ｄ　ｍＢ、節点ＣＴ、ＣＢ、にの出
力ＢＴ、Ｌの出力Ｂｅの電圧は変化するが、ＹｍがＬ→
１１Ｈ′′に変化した時、ｔｒｕｅのデータが記憶され
たメモリーセルが接続された非選択のデイジット線はあ
らかじめＶＥＴに設定されているため、この時にＫの出
力ＢＴの電圧が平衡値ＶＢ（オン）から低下する量は、
従来例の場合に比べ少なくなり、またＢａｒのデータが
記憶されたメモリーセルが接続された非選択のデイジッ
ト線は、あらかじめＶＥＲに設定されているため、平衡
値ＶＣ（オフ）に放電されるのみとなり、Ｌの出力ＢＢ
の電圧は、平衡値ＶＢ（オフ）を保持する。従って、こ
の期間は、ＶＢＴ＜ＶＢＢ−０，５Ｖが常にみたされる
ことになり、Ｍの出力Ａの電圧は常に［：　Ｖ　ＣＣ］
となり従来例で述べたような“ひげ”は発生しない。

（時間ｔ２からｔＳ） ＹｌからＬ　１９→“Ｈ′′に、ＹｌがＨｌｊ→ｊ（Ｌ
パに、　Ｙｍが（４ＨＩＩ　、　１（Ｌ　Ｉ９　に、Ｙ
ｌが１４　Ｌ　’９　→’（Ｈ１１に、Ｘｌが“Ｈ”→
“Ｌ”に、Ｘｎが“Ｌ”→“Ｈ１１に変化すると、メモ
リーセルＭｎ１Ｔ、　Ｍｎ１Ｂが選択される。従来例と
同様に、Ｍｎ１Ｔには“Ｏ″が、Ｍｎ１Ｂには“′１”
が記憶されているとする。

前のサイクルでそれぞれ平衡ｆｆｆｉＶｃ（オン）、Ｖ
Ｃ（オフ）に充電された節点ＣＴ、ＣＢの電圧はＹｌが
゛Ｌパ→“Ｈ７９に、１γ了が′Ｈ″→“Ｌ　ｔｔに変
化すると、デイジット線ＤＩＴを充電すべく、節点０丁
の電圧は一瞬低下する。この時、前のサイクルにおいて
ＤＩＴはあらかじめ、ＶＥＴまで充電されているため、
節点ＣＴの電圧の平衡ＩＩＨＶｃ（オン）からの低下量
は、従来例の場合に比べ少なくなる。従って、Ｋの出力
ＢＴの電圧の平衡値ＶＢ（オン）からの低下量は従来例
の場合に比へ少なくなる。その後、ＤＩＴ、ＣＴが充電
され、電圧が上昇するにつれ、Ｋの出力ＢＴの電圧も上
昇し、ＤＩＴ、ＣＴの電圧が、平衡値ＶＣ（オフ）に達
すると、Ｋの出力ＢＴの電圧も平衡値ＶＢ（オフ）に達
する。

一方、前のサイクルでＶＢ８まであらかじめ充電された
デイジット線ＤＩＢは放電され、電圧がＶＣ（オフ）に
なると、Ｌの出力Ｂｅの電圧は、ＶＢ（オフ）から低下
し始め、Ｄ　１Ｂ、節点Ｃ８の電圧が平衡値ＶＣ（オン
）に達すると、Ｌの出力ＢＢの電圧は平衡値ＶＢ（オン
）に達する。Ｋの出力ＢＴの電圧ＶＢＴが、Ｌの出力Ｂ
ｅの電圧ＶＢＢの電圧よりも高くなり、ＶＢＴ≧ＶＢＢ
＋０．５Ｖになると、Ｍの出力Ａは“Ｈ′”→ＲＬ　ｌ
ｔに変化し、“Ｏ″の情報が読み出されたことを出力バ
ッフ７回路Ｏに伝達する。この時のセンスアンプ回路の
アクセススピードは第４図に示すｔＳ（１）となる。

以上述べたように、時間ｔ２からｔＳの間、デイジット
線ＤＩＴ、　　ＤＩＢ、節点ＣＴ、　　ＣＢ、　　Ｋの
出力ＢＴ、　Ｌの出力ＢＢの電圧は変化するが、Ｙｌが
“Ｌ”→（（Ｈｌｔ　　Ｙ１が“Ｈ９９→“Ｌ　ｔｔに
変化した時、ｔｒｕｅのデータが記憶されたメモリーセ
ルが接続された非選択のデイジット線は、あらかじめＶ
ＥＴに設定されているため、この時にＫの出力ＢＴの電
圧が平衡値ＶＢ（オン）から低下する量は、従来例の場
合に比べ少なくなり、またＢａｒのデータが記憶された
メモリーセルが接続された非選択のデイジット線は、前
のサイクルであらかじめＶＥＢに設定されており、ＶＥ
Ｂ＞ＶＣ（オフ）に設定されているので、デイジット！
０１Ｂ、節点ＣＢは単に平衡値ＶＣ（オン）に向かって
放電されるのみとなる。従って、Ｙアドレスが切り換わ
った瞬間に、比較検出器Ｍの出力Ａに゛ひげ″が発生す
ることはない。またデイジット線ＤＩＴが前のサイクル
であらかじめＶＥＴまで充電されているため、ＤＩＴを
平衡値ＶＣ（オフ）まで充電する電荷の量が従来例の場
合に比べ少なくなり、従来例のセンスアンプ回路のアク
セススピードｔＳ（２）に対し高速化することができる
。

（時間ｔ３からｔ４） Ｙｌが“ＨＩＩ→“Ｌ”に、ＴＴが“Ｌ”→“Ｈ”に、
Ｙｍが“Ｌ”→“Ｈ”に、Ｙｌが“Ｈ”→“Ｌ”に変化
すると、メモリーセルＭｎｍＴ、　ＭｎｍＢが選択され
る。ＭｎｍＴには“Ｏ”が、ＭｎｍＢには“１”が記憶
されているとして説明する。前のサイクルで、節点ＣＴ
の電圧は、ＶＣ（オフ）に、節点ＣＢの電圧はＶＣ（オ
ン）に充電されている。Ｙｌが″Ｈパ→“Ｌ　＋＋に、
′γ１がＬ　Ｉｔ→“Ｈ゛に変化すると、節点ＣＴの電
圧はＤｍＴを充電すべく、−瞬低下する。

しかし、ＤＩＴは前のサイクルであらかじめＶＥＴまて
充電されているため、節点ＣＴの電圧の平衡値ＶＣ（オ
フ）からの低下量は、従来例の場合に比へ少なくなる。

従って、Ｋの出力ＢＴの電圧の平衡値ＶＢ（オフ）から
の低下量は、従来例の場合に比へ少なくなる。

その後、ＤｍＴ、ＣＴが充電され、平衡値ＶＣ（オフ）
に達すると、Ｋの出力ＢＴの電圧も平衡値Ｖ８（オフ）
に達する。

一方、前のサイクルでＶＥＢまて充電されたデイジット
線ＤｍＢは、放電され、電圧は平衡値ＶＣ（オフ）で平
衡することとなるが、節点ＣＢの電圧は前のサイクルの
状態を保持するため、Ｌの出力ＢＢの電圧は、ＶＢ（オ
ン）の状態を保持することとなる。

以上述べたように、時間ｔ３からｔ４の間、デイジット
線Ｄ　ｍＴ、　　Ｄ　ｍｅ、節点ＣＴ、　　ＣＢＳＫの
出力ＢＴ、　Ｌの出力ＢＢの電圧は変化するが、Ｙｍが
“Ｌ″→“Ｈ＋＋に変化した時、ｔｒｕｅのデータが記
憶されたメモリーセルが接続された非選択のデイジット
線は、あらかしめ前のサイクルてＶＥＴに設定されてい
るため、この時にＫの出力ＢＴの電圧が平衡値ＶＢ（オ
フ）から低下する童は、従来１９＋１の場合に比へ少な
くなり、またＢａｒのデータが記憶されたメモリーセル
が接続された非選択のデイジット線は、あらかしめＶＥ
Ｂに設定されているため、平衡値ＶＣ（オン）に放電さ
れるのみとなり、Ｌの出力Ｂｅの電圧は平衡値ＶＢ（オ
ン）を保持する。

従って、ＶＢＴ＞ＶＢ８＋０．５Ｖが常にみたされるこ
とになり、Ｍの出力Ａには“ひげ”が発生しない。また
、“ひげ”が発生しても、第４図に示すように、従来例
の場合に比へ小さいものとなる。

以上述べたように本実施例は従来例の場合に比べ、Ｙア
ドレス切り換え時のひげの発生を軽減することができる
ので、ノイズの発生が少ない半導体記憶装置を提供する
ことができる。

第５図は本発明の第２の実施例を示す。第１図と同一の
箇所は同一の記号をつけ説明を省略する。

第５図は第１図に対し、ＱＤＩＴ、　　・・＊、　　Ｑ
ＤｍＴ。

ＱＤＩＢ、　　・・＊、　　ＱＤｍＢのソースを接地（
ＧＮＤ）に接続したものである。第５図の第２の実施例
はデイジット線Ｄ　ＩＴ、　　Ｄ　ｍＴは非選択時はＯ
Ｖまて放電されるため、Ｙアドレスが切り換わった時の
節点ＣＴ、デイジットＨＤＩＴ、　　ＤｍＴ、　　Ｋの
出力ＢＴの電圧波形はそれぞれ第８図のＣＴ、　　ＤＩ
Ｔ、　　ＤｍＴ、　　ＢＴに示す電圧波形になる。また
、デイジット線ＤＩＢ、ＤｍＢは非選択時ＶＥＢにバイ
アスされるため、Ｙアドレスが切り換わったときの節点
ＣＢ、デイジット線ＤＩＢ、　　ＤｍＢ、　　Ｌの出力
ＢＢの電圧波形は、それぞれ第４図のＣＢ、　　ＤＩＲ
，ＤｍＢ、　　ＢＢに示す電圧波形になる。

Ｙアドレスが切り換わったときの本実施例の動作を第４
図と第８図を用いて簡単に説明する。

（ｔｌからｔ２） Ｙアドレスが切り換わると、Ｋの出力ＢＴは第８図に示
すように一瞬低下するが、Ｌの出力ＢＢは第４図に示す
ように、ＶＢ（オフ）を保持しているため、Ｍの出力Ａ
にはひげが発生しない。

（時間ｔ２からｔ３） Ｙアドレスが切り換わると、■くの出力ＢＴは第８図に
示すように一瞬低下するが、この時りの出力Ｂ８は第４
図に示すように、またＶＢ（オフ）を保持しているため
、Ｍの出力Ａにはひげが発生しない。

（時間ｔ３からｔ４） Ｙアドレスが切り換わると、Ｋの出力ＢＴｌｉ第８図に
示すように一瞬低下するが、Ｌの出力ＢＢは第４図に示
すように、ＶＢ（オン）を保持しているため、ＢＴの電
圧が８６の電圧よりも低下すると、Ｍの出力Ａにひげが
発生するが、ＢＢの電圧は一定となっているため、Ｍの
出力Ａに発生するひげは、第８図に示すようなスパイク
状のものではなく、滑らかなものとなる。

以上述べたように、本実施例は従来例の場合に比べ、Ｙ
アドレス切り換え時のひげの発生を軽減することができ
るので、ノイズの発生が少ない半導体装置を提供するこ
とができる。

尚、上記実施例は半導体記憶装置としてＥＰＲＯＭを例
にとり説明したが、ＲＯＭ（ＲｅａｃｔＯｎ　Ｉ　ｙ　
　Ｍｅｒｎｏ　ｒ　ｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌＪｙ　　Ｅｒａｓａｂｌｅ　　Ｒｅａｄ　　０
ｎｌｙ　　Ｍｅｍｏｒｙ）であっても本発明は有効であ
る。

Ｃ発明の効果］ 以上述べたように、本発明の半導体記憶装置は、ｔｒｕ
ｅのデータが記憶されたメモリーセルが接続された非選
択のデイジット線をある一定電圧にバイアスでき、Ｂａ
ｒのデータが記憶されたメモリーセルが接続された非選
択のデイジット線をある一定電圧にバイアスでき、これ
らの電圧を異電位に設定することができるので、 （１）Ｙアドレス切り換え時に１“ひげ″がほとんど発
生しないので、ノイズの発生の少ない半導体記憶装置を
提供でき、 （２）Ｙアドレス切換時にデイジット線を充電する電荷
が従来技術の半導体記憶装置に比へ少なくなるので、さ
らに高速度の半導体記憶装置を提供てぎるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は第
１図の第１．第２バイアス回路の構成を示す回路図、第
３図は第７図および第２図中のインバータ（ＫのＱＳＴ
４．　　ＱＳＴ５およびＱのＱＥ３．ＱＥ４てそれぞれ
構成）の人出力特性Ｗと、第２図のインバータ（ＰのＱ
ＥＩおよびＱＥ２て構成）の人出力特性Ｖを示すグラフ
、第４図は第１図においてＹアドレスが切り換わった時
の各節点の電圧波形を示すグラフ、第５図は本発明の第
２実施例を示す回路図、第６図は従来技術のｔｒｕｅ−
Ｂａｒ読み出し半導体記憶装置を示す回路図、第７図は
第６図中のセンスアンプの回路例を示した回路図、第８
図は第６図においてＹアドレスが切り換わった時の各節
点の電圧波形を示したグラフである。 ＭＩＩＴ−ＭｎｍＴ・・・・・・第１記憶素子、ＭＩＩ
Ｂ−ＭｎｍＢ・・・・・・第２記憶素子、ＱＤＩＴ−Ｑ
ＤｍＴ・・・・第１電界効果トランジスタ、ＱＤＩＢ−
ＱＤｍＢ・・・・第２電界効果トランジスタ、Ｐ・・・
・・・・・・第１バイアス回路、Ｑ・・・・・・・・・
第２バイアス回路、Ｋ・・・・・・・・・ｔｒｕｅデー
タ増幅回路、Ｍ・・・・・・・・・比較検出器、 Ｌ・・・・・・・・・Ｂａｒデータ増幅回路。

Claims (1)

1. 【特許請求の範囲】 真データを記憶する記憶素子と、複数の前記記憶素子と
   第１電界効果トランジスタとが並列に接続する第１ディ
   ジット線と、前記第１ディジット線が列方向に複数本配
   列されてなる第１記憶素子群と、 相補データを記憶する記憶素子と、複数の前記記憶素子
   と第２電界解効果トランジスタとが並列に接続される第
   ２ディジット線と、前記第２ディジット線が列方向に複
   数本配列されてなる第２記憶素子群と、 前記第１記憶素子群と、前記第２記憶素子群のＸアドレ
   スとＹアドレスとをそれぞれ選択するＸアドレス線およ
   びＹアドレス線と、 前記第１記憶素子群のうち、前記Ｘアドレス線と前記Ｙ
   アドレス線により選択された前記記憶素子を読み出す第
   １センスアンプ回路と、 前記第２記憶素子群のうち、前記Ｘアドレス線と前記Ｙ
   アドレス線により選択された前記記憶素子を読み出す第
   ２センスアンプ回路と、 前記第１センスアンプ回路と前記第２センスアンプ回路
   との出力の電圧を比較する比較検出器とを有し、 少なくとも読み出しモード時には、出力に一定電圧が出
   力される第１バイアス回路と、出力電圧が前記第１バイ
   アス回路の出力電圧と異なり、少なくとも読み出しモー
   ド時には、出力に一定電圧を出力する第２バイアス回路
   とを更に有し、前記Ｙアドレス線により制御される信号
   線が前記第１電界効果トランジスタと前記第２電界効果
   トランジスタとのゲートに接続され、前記第１バイアス
   回路の出力が、前記第１電界効果トランジスタのソース
   に、前記第２バイアス回路の出力が、前記第２電界効果
   トランジスタのソースに接続されてなることを特徴とす
   る半導体記憶装置。