JPH0360039A - 誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置 - Google Patents
誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置Info
- Publication number
- JPH0360039A JPH0360039A JP2193202A JP19320290A JPH0360039A JP H0360039 A JPH0360039 A JP H0360039A JP 2193202 A JP2193202 A JP 2193202A JP 19320290 A JP19320290 A JP 19320290A JP H0360039 A JPH0360039 A JP H0360039A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power device
- supply voltage
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、誘導負荷と、誘導負荷を駆動するための電力
装置と、電力装置のための制御装置とを含んでいるモノ
リシック集積回路における電源電圧の負のインパルスに
起因する。寄生効果に対する保護回路に関する。
装置と、電力装置のための制御装置とを含んでいるモノ
リシック集積回路における電源電圧の負のインパルスに
起因する。寄生効果に対する保護回路に関する。
〔従来の技術］
この型式の回路組立体は、特に電動車において周知であ
って、２つ又は１つの厚板つまりスラブ上で選択的に達
成される。
って、２つ又は１つの厚板つまりスラブ上で選択的に達
成される。
電力装置及び制御装置が２つの異なるスラブ上に集積さ
れる場合において、電源電圧の負のインパルスから電力
装置を保護するための在来の解決策では、電源に接続し
た外部抵抗とダイオードとをそれぞれ制御装置に並列に
使用している。そのダイオードは、制御装置を横切った
負の電圧がその直接導通電圧よりも高くならないように
作用するが、外部抵抗はそのダイオードを通して流れる
最大電流を制限するために使用されている。もしもその
ダイオードと外部抵抗とが正しいサイズにあるとすると
、その解決策は、集積回路の内部におけるコンポーネン
トの過度な導通や、時にはその焼失のような欠点を防止
するのに十分である。
れる場合において、電源電圧の負のインパルスから電力
装置を保護するための在来の解決策では、電源に接続し
た外部抵抗とダイオードとをそれぞれ制御装置に並列に
使用している。そのダイオードは、制御装置を横切った
負の電圧がその直接導通電圧よりも高くならないように
作用するが、外部抵抗はそのダイオードを通して流れる
最大電流を制限するために使用されている。もしもその
ダイオードと外部抵抗とが正しいサイズにあるとすると
、その解決策は、集積回路の内部におけるコンポーネン
トの過度な導通や、時にはその焼失のような欠点を防止
するのに十分である。
しかしながら、もしもその電力装置を制御装置と共にモ
ノリシック的に集積したいとすると、上述した保護は十
分でない。
ノリシック的に集積したいとすると、上述した保護は十
分でない。
実際問題として、その技術的解決策では、電力装置のコ
レクタに接続したコレクタと、電源装置に接続したエミ
ッタとを持つ寄生トランジスタの形成がある。
レクタに接続したコレクタと、電源装置に接続したエミ
ッタとを持つ寄生トランジスタの形成がある。
負のインパルスが電源に与えられると、そこでの（例え
ば、ダーリントン型）電力装置は、非常に急速に、負の
ベース電圧をもって消弧（ｑｕｅｎｃｈ）される。
ば、ダーリントン型）電力装置は、非常に急速に、負の
ベース電圧をもって消弧（ｑｕｅｎｃｈ）される。
もしも、その電力装置が点弧される期間中に、つまり、
その電力装置のコレクタ上におけるコイルがエネルギを
持っているときに、負のインパルスが与えられるとする
と、そのコレクタ電圧は、例えばそのカソードが電力装
置のコレクタに接続されている高電圧のツェナダイオー
ドによって設定されるクランプ電圧へと急激に上昇する
。
その電力装置のコレクタ上におけるコイルがエネルギを
持っているときに、負のインパルスが与えられるとする
と、そのコレクタ電圧は、例えばそのカソードが電力装
置のコレクタに接続されている高電圧のツェナダイオー
ドによって設定されるクランプ電圧へと急激に上昇する
。
この状態は電力装置に対する逆方向の２次ブレークダウ
ン応力を生じさせ、その消弧速度は、ダーリントンベー
スが接地へと消弧される通常動作の場合又は負の電圧へ
と消弧される場合よりもはるかに大きい。また、そのベ
ース・工逅ツタ電圧が正を取るために、電力装置の高い
電圧及び電流に耐えなければならない寄生トランジスタ
に対する直接の２次ブレークダウン応力が同時に存在す
る。
ン応力を生じさせ、その消弧速度は、ダーリントンベー
スが接地へと消弧される通常動作の場合又は負の電圧へ
と消弧される場合よりもはるかに大きい。また、そのベ
ース・工逅ツタ電圧が正を取るために、電力装置の高い
電圧及び電流に耐えなければならない寄生トランジスタ
に対する直接の２次ブレークダウン応力が同時に存在す
る。
かかる欠点を回避するために、１９８９年７月１１日、
本願出願人と同じ出願人の名義で出願された特許出願第
２１１５ＯＡ／８９において示されているように、主と
して、電源上における負のインパルスに対して応動する
第１のトランジスタと、前記第１のトランジスタにより
制御され、その電力装置の再点弧を制御するための第２
のトランジスタとによって本質的に構成された電圧制限
回路がその制御装置の内側に与えられる。
本願出願人と同じ出願人の名義で出願された特許出願第
２１１５ＯＡ／８９において示されているように、主と
して、電源上における負のインパルスに対して応動する
第１のトランジスタと、前記第１のトランジスタにより
制御され、その電力装置の再点弧を制御するための第２
のトランジスタとによって本質的に構成された電圧制限
回路がその制御装置の内側に与えられる。
電力装置のコレクタ電圧を実質的に制限する上述した解
決策は、負の過電圧の問題を解決して、電力装置のコレ
クタと電源との間に接続されている寄生トランジスタの
破壊を防止するのに有効であるが、集積構造の効果のた
めに、その電力装置を再点弧する電流を吸収する別な寄
生トランジスタが、前記第２の制御トランジスタのベー
スと電源との間に形成されるので、前述の解決策を無効
にする。
決策は、負の過電圧の問題を解決して、電力装置のコレ
クタと電源との間に接続されている寄生トランジスタの
破壊を防止するのに有効であるが、集積構造の効果のた
めに、その電力装置を再点弧する電流を吸収する別な寄
生トランジスタが、前記第２の制御トランジスタのベー
スと電源との間に形成されるので、前述の解決策を無効
にする。
〔発明の目的〕。
本発明の目的は前記別な寄生トランジスタの影響を除く
ことにある。
ことにある。
本発明によると、かかる目的は、誘導負荷を駆動するた
めの電力装置と、そして電源電圧の負のインパルスに応
動する第１のトランジスタ及びその第１のトランジスタ
により制御され且つその電力装置の再点弧を制御するた
めの第２のトランジスタによって構成される電圧制限回
路を具備した、前記電力装置のための制御装置とを含む
モノリシック集積回路における電源電圧の負のインパル
スに起因する寄生効果に対する保護装置であって、特に
、その電源電圧の負のインパルスに対する遮蔽素子をそ
の電圧リミッタに備えている保護装置によって達成され
る。
めの電力装置と、そして電源電圧の負のインパルスに応
動する第１のトランジスタ及びその第１のトランジスタ
により制御され且つその電力装置の再点弧を制御するた
めの第２のトランジスタによって構成される電圧制限回
路を具備した、前記電力装置のための制御装置とを含む
モノリシック集積回路における電源電圧の負のインパル
スに起因する寄生効果に対する保護装置であって、特に
、その電源電圧の負のインパルスに対する遮蔽素子をそ
の電圧リミッタに備えている保護装置によって達成され
る。
この場合、電圧リミッタのコンポーネントと電源との間
に形成される別な寄生トランジスタは電源電圧の負のイ
ンパルスの発生に際して負の影響を作り出さない位置に
配される。実際に、それらの導通は、電圧リミッタ上に
おけるそれらの妨害作用でもって阻止される。
に形成される別な寄生トランジスタは電源電圧の負のイ
ンパルスの発生に際して負の影響を作り出さない位置に
配される。実際に、それらの導通は、電圧リミッタ上に
おけるそれらの妨害作用でもって阻止される。
本発明による上述及びその他の特徴は、添付図面に限定
的でない例として例示されている実施例についての以下
の詳細な記載から一層明瞭になろう。
的でない例として例示されている実施例についての以下
の詳細な記載から一層明瞭になろう。
第１図を参照すると、誘導型の負荷りを含み、その負荷
りが電圧Ｖｃにある回路ノードに接続された共通のコレ
クタを持つダーリントン構成の２つのトランジスタＱ３
及びＱ４により形成されている電力装置によって駆動さ
れる回路組立が示されている。トランジスタロ４のエミ
ッタは接地され、そのベースはトランジスタＱ３の工【
ツタに接続されている。トランジスタＱ４のベースとエ
ミッタとの間には抵抗器Ｒ１があり、そのベースとコレ
クタとの間にはツェナダイオードＺ２がある。トランジ
スタＱ３のベースは、一方では制御信号Ｖｉに対する入
力Ｉに接続され、他方は、トランジスタＱ５を含む制御
装置に接続されている。トランジスタＱ５のエミッタは
トランジスタＱ３のベースに接続され、一方そのコレク
タは電圧Ｖｃにあるノードに接続され、そしてそのベー
スは、一方ではツェナダイオードｚ１及びポテンショメ
ータＲｃを通り電圧Ｖｃにあるノードに接続され、他方
ではトランジスタＱ５を制御するトランジスタＱ２のコ
レクタに接続されている。トランジスタＱ２のエミッタ
は接地されているが、そのベースは抵抗器Ｒ２を通り接
地されている一方、抵抗器Ｒ３を通り電圧Ｖｓにある電
源ノードに接続されている。電圧Ｖｓにある上述したノ
ードは、更にダイオードＤ１を通り接地され、そして抵
抗器Ｒｓを通り、例えば、自動車両のバッテリの電圧で
ある電源電圧ｖｂに接続されている。バッファとして機
能するトランジスタＱ６のコレクタはノードＶｃに接続
され、そのベースはポテンショメータＲｃの中央端子に
接続され、そのエミッタは、後で記述される目的を持つ
バイアス電圧Ｖｃｋを与えるのに適している。
りが電圧Ｖｃにある回路ノードに接続された共通のコレ
クタを持つダーリントン構成の２つのトランジスタＱ３
及びＱ４により形成されている電力装置によって駆動さ
れる回路組立が示されている。トランジスタロ４のエミ
ッタは接地され、そのベースはトランジスタＱ３の工【
ツタに接続されている。トランジスタＱ４のベースとエ
ミッタとの間には抵抗器Ｒ１があり、そのベースとコレ
クタとの間にはツェナダイオードＺ２がある。トランジ
スタＱ３のベースは、一方では制御信号Ｖｉに対する入
力Ｉに接続され、他方は、トランジスタＱ５を含む制御
装置に接続されている。トランジスタＱ５のエミッタは
トランジスタＱ３のベースに接続され、一方そのコレク
タは電圧Ｖｃにあるノードに接続され、そしてそのベー
スは、一方ではツェナダイオードｚ１及びポテンショメ
ータＲｃを通り電圧Ｖｃにあるノードに接続され、他方
ではトランジスタＱ５を制御するトランジスタＱ２のコ
レクタに接続されている。トランジスタＱ２のエミッタ
は接地されているが、そのベースは抵抗器Ｒ２を通り接
地されている一方、抵抗器Ｒ３を通り電圧Ｖｓにある電
源ノードに接続されている。電圧Ｖｓにある上述したノ
ードは、更にダイオードＤ１を通り接地され、そして抵
抗器Ｒｓを通り、例えば、自動車両のバッテリの電圧で
ある電源電圧ｖｂに接続されている。バッファとして機
能するトランジスタＱ６のコレクタはノードＶｃに接続
され、そのベースはポテンショメータＲｃの中央端子に
接続され、そのエミッタは、後で記述される目的を持つ
バイアス電圧Ｖｃｋを与えるのに適している。
記述された構成の回路装置は以下のように動作する。
電力装置（Ｑ３． Ｑ４）が導通状態にあって、そして
誘導子りが充電状態にあるものと仮定する。
誘導子りが充電状態にあるものと仮定する。
かかる状況において、電源ｖｂ、従って、電圧Ｖｓ上に
おけるいかなる負のインパルスも、トランジスタＱ３の
負のベース電圧でもって、非常に高い消弧（ｑｕｅｎｃ
ｈｉｎｇ）速度において、電力装置（Ｑ３． Ｑ４）の
消弧を実施する。これと同時に、共通コレクタにおける
電圧ＶｃはツェナダイオードＺ２により設定されるクラ
ンプ電圧にまで上昇する。かくして、そこには電力装置
（Ｑ３． Ｑ４）の逆の２次ブレークダウン応力が作り
出されるが、その応力は、トランジスタロ２及びＱ５、
抵抗器Ｒｅ及びツェナダイオードｚ１により構成される
電圧り稟ツタによって防止される。実際に、この状況に
おいて、トランジスタＱ２は、そのベースが電圧Ｖｓに
より負の電位に保たれるので、消弧され、そして負荷り
上における正の過電圧ＶｃはトランジスタＱ５を点弧し
て、ダーリントン構成にある電力装置（Ｑ３． Ｑ４）
を導通状態に戻して、正の過電圧を接地へと放電する。
おけるいかなる負のインパルスも、トランジスタＱ３の
負のベース電圧でもって、非常に高い消弧（ｑｕｅｎｃ
ｈｉｎｇ）速度において、電力装置（Ｑ３． Ｑ４）の
消弧を実施する。これと同時に、共通コレクタにおける
電圧ＶｃはツェナダイオードＺ２により設定されるクラ
ンプ電圧にまで上昇する。かくして、そこには電力装置
（Ｑ３． Ｑ４）の逆の２次ブレークダウン応力が作り
出されるが、その応力は、トランジスタロ２及びＱ５、
抵抗器Ｒｅ及びツェナダイオードｚ１により構成される
電圧り稟ツタによって防止される。実際に、この状況に
おいて、トランジスタＱ２は、そのベースが電圧Ｖｓに
より負の電位に保たれるので、消弧され、そして負荷り
上における正の過電圧ＶｃはトランジスタＱ５を点弧し
て、ダーリントン構成にある電力装置（Ｑ３． Ｑ４）
を導通状態に戻して、正の過電圧を接地へと放電する。
第２ａ図、第２ｂ図及び第２ｃ図は、モノリシック集積
回路の形態における第１図の回路組立（第１図のブロッ
クＭ）の構成を示している。
回路の形態における第１図の回路組立（第１図のブロッ
クＭ）の構成を示している。
特に、第２Ｃ図は、２つのトランジスタＱ３及びＱ４に
よって形成された電力装置を示し、それらのベースはＰ
型領域４及び１４において内部的に実施され、それらの
工果ツタはｎ型領域６及び１６において実施され、共通
コレクタはｎ型領域５において実施される。更に、第２
ａ図及び第２ｂ図は、制御装置を示し、この場合には、
トランジスタＱ２はＰ型領域２によって構成されたベー
スと、ｎ型領域１によって構成されたエミッタと、ｎ゛
型領領域８よって構成されたコレクタとを持っている。
よって形成された電力装置を示し、それらのベースはＰ
型領域４及び１４において内部的に実施され、それらの
工果ツタはｎ型領域６及び１６において実施され、共通
コレクタはｎ型領域５において実施される。更に、第２
ａ図及び第２ｂ図は、制御装置を示し、この場合には、
トランジスタＱ２はＰ型領域２によって構成されたベー
スと、ｎ型領域１によって構成されたエミッタと、ｎ゛
型領領域８よって構成されたコレクタとを持っている。
トランジスタＱ２のコレクタつまり領域８には、Ｐ型領
域１８で内部的に得られるトランジスタＱ５のベース（
第２ａ図及び第２ｂ図の点Ｄ）に接続されている。トラ
ンジスタＱ５のコレクタはｎ型領域５に接続され、ｎ型
領域２４で内部的に得られるエミッタはトランジスタＱ
３のベース（第２ａ図及び第２Ｃ図の点Ａ）に接続され
ている。トランジスタＱ５のベースつまり領域１８は、
ｎ＋型の反対の領域２日であるツェナダイオードＺ１の
１端（点Ｄ）に接続されているが、その他端、つまり、
Ｐ型の反対の領域２９は、電圧Ｖｃにあるノードに接続
されているＰ型領域１１において得られる抵抗分圧器Ｒ
ｃに接続されている。
域１８で内部的に得られるトランジスタＱ５のベース（
第２ａ図及び第２ｂ図の点Ｄ）に接続されている。トラ
ンジスタＱ５のコレクタはｎ型領域５に接続され、ｎ型
領域２４で内部的に得られるエミッタはトランジスタＱ
３のベース（第２ａ図及び第２Ｃ図の点Ａ）に接続され
ている。トランジスタＱ５のベースつまり領域１８は、
ｎ＋型の反対の領域２日であるツェナダイオードＺ１の
１端（点Ｄ）に接続されているが、その他端、つまり、
Ｐ型の反対の領域２９は、電圧Ｖｃにあるノードに接続
されているＰ型領域１１において得られる抵抗分圧器Ｒ
ｃに接続されている。
集積回路の形の実施では、第１図での点線で例示されて
いるような寄生トランジスタＱＰ２の形状を決定し、そ
の寄生トランジスタＱＰ２のベースは、接地されている
直列の抵抗器Ｒｐを含むＰ型領域７により形式され、そ
のコレクタは、電力装置Ｑ３． Ｑ４の共通コレクタつ
まり領域５によって形式され、次にそのエミッタは電圧
Ｖｓに接続されたｎ°型の領域９によって形成される。
いるような寄生トランジスタＱＰ２の形状を決定し、そ
の寄生トランジスタＱＰ２のベースは、接地されている
直列の抵抗器Ｒｐを含むＰ型領域７により形式され、そ
のコレクタは、電力装置Ｑ３． Ｑ４の共通コレクタつ
まり領域５によって形式され、次にそのエミッタは電圧
Ｖｓに接続されたｎ°型の領域９によって形成される。
トランジスタＱ２及びＱ５、ツェナダイオードＺ１及び
抵抗器Ｒｅからなる電圧リミッタをその制御装置に導入
するのはかかる寄生トランジスタＱＰ２の存在のためで
ある。実際に、制御装置が電源Ｖｓ上の負のインパルス
と組合わさって、寄生トランジスタの内側に過電流を生
じさせて、結果的にそれを破損させることになるいかな
る正の過電圧をも減少するのに適した制御装置を有する
必要がある。
抵抗器Ｒｅからなる電圧リミッタをその制御装置に導入
するのはかかる寄生トランジスタＱＰ２の存在のためで
ある。実際に、制御装置が電源Ｖｓ上の負のインパルス
と組合わさって、寄生トランジスタの内側に過電流を生
じさせて、結果的にそれを破損させることになるいかな
る正の過電圧をも減少するのに適した制御装置を有する
必要がある。
更に、集積回路の七ノリシックの実施では、１対の寄生
トランジスタＱＰＩＡ、 ＱＰＩＢ （第１図に点線で
示されている）を形式し、そのベースは領域７の部分７
０を出ることにより形式される。
トランジスタＱＰＩＡ、 ＱＰＩＢ （第１図に点線で
示されている）を形式し、そのベースは領域７の部分７
０を出ることにより形式される。
ＱＰＩＡのコレクタはｎ型領域３により構成され、そし
てトランジスタＱ５のベースに接続されている。トラン
ジスタＱＰＩＢのコレクタはｎ型領域１３により構成さ
れて、ツェナダイオードｚ１と抵抗分圧器Ｒｃとの間に
接続されている。かかる寄生トランジスタＱＰＩＡ及び
ＱＰＩＢは、それ等の導通により、トランジスタＱ５の
点弧、つまり、負の過電圧Ｖｓ及び正の過電圧Ｖｃの存
在の下での電力装置Ｑ３． Ｑ４の再点弧を阻止する。
てトランジスタＱ５のベースに接続されている。トラン
ジスタＱＰＩＢのコレクタはｎ型領域１３により構成さ
れて、ツェナダイオードｚ１と抵抗分圧器Ｒｃとの間に
接続されている。かかる寄生トランジスタＱＰＩＡ及び
ＱＰＩＢは、それ等の導通により、トランジスタＱ５の
点弧、つまり、負の過電圧Ｖｓ及び正の過電圧Ｖｃの存
在の下での電力装置Ｑ３． Ｑ４の再点弧を阻止する。
かかる欠点を回避するために、本発明では、寄生トラン
ジスタＱＰＩＡ及びＱＰＩＢのエミッタがそこに接続さ
れているバイアスポケット４０が導入された。かかるポ
ケット４０は、寄生トランジスタＱＰＩＡ及びＱＰＩＢ
を通る電流を最小値に減少する効果を有し、それにより
、負及び正の過電圧Ｖｃを放電する必要があるときに、
電力ダーリントン・トランジスタＱ３及びＱ４の再点弧
を可能にする。
ジスタＱＰＩＡ及びＱＰＩＢのエミッタがそこに接続さ
れているバイアスポケット４０が導入された。かかるポ
ケット４０は、寄生トランジスタＱＰＩＡ及びＱＰＩＢ
を通る電流を最小値に減少する効果を有し、それにより
、負及び正の過電圧Ｖｃを放電する必要があるときに、
電力ダーリントン・トランジスタＱ３及びＱ４の再点弧
を可能にする。
ポケット４０のバイアスはその保護を保証している。２
つの形式のバイアスが選択されるすなわち： ａ）ポケット４０はＶｓ （集積回路の供給電圧）に依
存しない電圧でもってバイアスされる。
つの形式のバイアスが選択されるすなわち： ａ）ポケット４０はＶｓ （集積回路の供給電圧）に依
存しない電圧でもってバイアスされる。
ポケットを如何にバイアスするかについての非限定的実
施例（ケースａ）は第２ａ図に例示されていて、この場
合には、そのポケットは出力ダーリントンのコレクタ電
圧に依存している電圧Ｖｃｋにバイアスされている。
施例（ケースａ）は第２ａ図に例示されていて、この場
合には、そのポケットは出力ダーリントンのコレクタ電
圧に依存している電圧Ｖｃｋにバイアスされている。
ＱＰＩＡ及びＱＰＩＢのエミッタはｎ型の環状領域４０
により構成され、引続いて、トランジスタＱ６のエミッ
タ （第２ａ図及び第２ｂ図の点Ｂ）に接続され、その
ベースは更にＰ型領域２７により形式されている抵抗分
圧器Ｒｃに接続され、そのコレクタは領域５に接続され
、そしてそのエミッタはｎ型領域２０により形成されて
、第２ｂ図の領域４０に電位Ｖｃｋを供給している。
により構成され、引続いて、トランジスタＱ６のエミッ
タ （第２ａ図及び第２ｂ図の点Ｂ）に接続され、その
ベースは更にＰ型領域２７により形式されている抵抗分
圧器Ｒｃに接続され、そのコレクタは領域５に接続され
、そしてそのエミッタはｎ型領域２０により形成されて
、第２ｂ図の領域４０に電位Ｖｃｋを供給している。
この場合、ＱＰＩＡ及びＱＰＩＢは、その記述した状態
において、それらのＶｂｅが僅かばかり負にあるので、
それ自体再点弧できない。つまり、それは、それらのベ
ースが接地されていて、それらのエミッタが、確実に正
の電圧（出力ダーリントンＱ３及びＱ４の電圧Ｖｃに依
存）にあるためで、その電圧Ｖｃは、トランジスタＱ３
及びＱ４がインダクタンスＬの充電中に消弧されている
ので、上昇するのを強要される。
において、それらのＶｂｅが僅かばかり負にあるので、
それ自体再点弧できない。つまり、それは、それらのベ
ースが接地されていて、それらのエミッタが、確実に正
の電圧（出力ダーリントンＱ３及びＱ４の電圧Ｖｃに依
存）にあるためで、その電圧Ｖｃは、トランジスタＱ３
及びＱ４がインダクタンスＬの充電中に消弧されている
ので、上昇するのを強要される。
もしもｎ型の環状領域４０をバイアスするのに要する電
流が、抵抗器Ｒｃを横切って、数ボルトよりも大きい電
圧降下を生じさせないようであれば、トランジスタＱ６
は保護される。
流が、抵抗器Ｒｃを横切って、数ボルトよりも大きい電
圧降下を生じさせないようであれば、トランジスタＱ６
は保護される。
他方において、ダーリントン構成は、トランジスタの利
得によって達成される電流の減少が十分でないために採
用されている。
得によって達成される電流の減少が十分でないために採
用されている。
勿論、その保護を達成する回路の一部を形成しているす
べての他のコンポーネントも同様に保護する必要がある
。第２ａ図及び第２ｂ図には、トランジスタＱ２及びツ
ェナダイオードＺ１からなる保護回路の実施例が示され
ている。
べての他のコンポーネントも同様に保護する必要がある
。第２ａ図及び第２ｂ図には、トランジスタＱ２及びツ
ェナダイオードＺ１からなる保護回路の実施例が示され
ている。
ｂ）ポケットは第２ｂ図の絶縁層７と同じ電圧にバイア
スされる。
スされる。
この場合、トランジスタＱＰＩＡ及びＱＰＩＢは、それ
らのベース及び工果ツタが同じ電位（第２ｂ図の場合に
おける接地）にあるために、点弧されない。
らのベース及び工果ツタが同じ電位（第２ｂ図の場合に
おける接地）にあるために、点弧されない。
Ｃ）ポケットはバイアスさないままに置かれる（浮動動
作）。
作）。
トランジスタＱＰＩＡ及びＱＰＩＢは、２つの理由、つ
まりニ ーそれらが広いベース（浮動ポケットの存在）を持つこ
とによる低い利得； 一浮動ポケットの存在がそれらのベース（第２ｂ図の層
７）を表わしているＰ型領域を抑圧することによる高い
ベース抵抗； のためにシールドつまり遮蔽される。
まりニ ーそれらが広いベース（浮動ポケットの存在）を持つこ
とによる低い利得； 一浮動ポケットの存在がそれらのベース（第２ｂ図の層
７）を表わしているＰ型領域を抑圧することによる高い
ベース抵抗； のためにシールドつまり遮蔽される。
第４図は保護を達成する別な方法を示し、ここでは、簡
素化のために、トランジスタＱ２の保護のみが示されて
いるので、説明は１つのＮＰＮ寄生ラテラル（ｌａｔａ
ｒａｌ）・トランジスタＯＰＩのみについて行う。
素化のために、トランジスタＱ２の保護のみが示されて
いるので、説明は１つのＮＰＮ寄生ラテラル（ｌａｔａ
ｒａｌ）・トランジスタＯＰＩのみについて行う。
この場合、能動コンポーネント （図の９２）について
の遮蔽は臨界ポケットを移動することにより達成される
。つまり、そのエピタキシャル層ｎ （例えば、第４図
の層９）は、能動コンポーネント （例えば、第４図の
場合におけるトランジスタＱ２に対するＮ３）を含むポ
ケット上での集積回路（第１図）の供給電圧Ｖｓに依存
する電圧においてバイアスされる。これは第４図の領域
７の現出頭域７０に対して適切なサイズを与えることに
よって達成される。
の遮蔽は臨界ポケットを移動することにより達成される
。つまり、そのエピタキシャル層ｎ （例えば、第４図
の層９）は、能動コンポーネント （例えば、第４図の
場合におけるトランジスタＱ２に対するＮ３）を含むポ
ケット上での集積回路（第１図）の供給電圧Ｖｓに依存
する電圧においてバイアスされる。これは第４図の領域
７の現出頭域７０に対して適切なサイズを与えることに
よって達成される。
ここでは、第４図の領域７０によって構成されているそ
のベースが広げられていて、ポケットｎ （層３）とそ
の隣の部分（層７）との間における距離が増大している
ので、第４図のＮＰＮ寄生ラテラル・トランジスタＱＰ
Ｉの利得は減少される。
のベースが広げられていて、ポケットｎ （層３）とそ
の隣の部分（層７）との間における距離が増大している
ので、第４図のＮＰＮ寄生ラテラル・トランジスタＱＰ
Ｉの利得は減少される。
４゜
しかしながら、この場合には、保護層（第４図の層３）
を与える能動コンポーネントのポケットを包囲する現出
頭域Ｐ （第４図の層７０）上に、それらの隣接せるポ
ケット （第４図の層９）から分離するいくつかのコン
タクトを挿入する必要がある。つまり、ＱＰＩベースを
形成する領域７０は絶縁層（第４図の層７及び７０）と
同じ電圧にバイアスされているので、その絶縁層に向か
って分散されるいかなる電流もＱＰＩに対するベース電
流になる現象は回避される。
を与える能動コンポーネントのポケットを包囲する現出
頭域Ｐ （第４図の層７０）上に、それらの隣接せるポ
ケット （第４図の層９）から分離するいくつかのコン
タクトを挿入する必要がある。つまり、ＱＰＩベースを
形成する領域７０は絶縁層（第４図の層７及び７０）と
同じ電圧にバイアスされているので、その絶縁層に向か
って分散されるいかなる電流もＱＰＩに対するベース電
流になる現象は回避される。
ｎ型ポケット（３）に含まれ、Ｐ型領域（７０）によっ
て包囲されている能動素子と、外側との間における金属
接続トラックの通路は除かれたままに置かれる。
て包囲されている能動素子と、外側との間における金属
接続トラックの通路は除かれたままに置かれる。
第１図は、誘導負荷で動作する電力装置と、電力装置に
対する制御装置と、本発明による保護装置とからなる回
路組立体全体を示す回路ずである。第２ａ図、第２ｂ図
及び第２Ｃ図は、線ｘ−ｘｌびＹ−Ｙに沿って合わせて
単一の図に合体されるようになっている、モノリシック
集積技術における上述した回路組立体の軸線方向の断面
図である。第３図は、モノリシック集積技術における同
じ回路組立体を上部より見た平面図である。第４図は第
２ｂ図の部分断面図である。 Ｄｌ・・・ダイオード、Ｌ・・・負荷、０２〜Ｑ６・・
・トランジスタ、Ｒ１−Ｒ３・・・抵抗器、Ｚｌ、 Ｚ
２・・・ツェナダイオード、４０．７０・・・遮蔽素子
。
対する制御装置と、本発明による保護装置とからなる回
路組立体全体を示す回路ずである。第２ａ図、第２ｂ図
及び第２Ｃ図は、線ｘ−ｘｌびＹ−Ｙに沿って合わせて
単一の図に合体されるようになっている、モノリシック
集積技術における上述した回路組立体の軸線方向の断面
図である。第３図は、モノリシック集積技術における同
じ回路組立体を上部より見た平面図である。第４図は第
２ｂ図の部分断面図である。 Ｄｌ・・・ダイオード、Ｌ・・・負荷、０２〜Ｑ６・・
・トランジスタ、Ｒ１−Ｒ３・・・抵抗器、Ｚｌ、 Ｚ
２・・・ツェナダイオード、４０．７０・・・遮蔽素子
。
Claims (1)
- 【特許請求の範囲】 １、誘導負荷（Ｌ）を駆動するための電力装置（Ｑ３、
Ｑ４）と、電力装置（Ｑ３、Ｑ４）のための制限装置（
Ｑ２、Ｑ５）とを有し、制御装置（Ｑ２、Ｑ５）が、主
として電源電圧（Ｖｓ）の負のインパルスに応動する第
１のトランジスタ（Ｑ２）と、前記第１のトランジスタ
（Ｑ２）によって制御されそして前記電力装置（Ｑ３、
Ｑ４）の再点弧を制御するための第２のトランジスタ（
Ｑ５）とによって構成された電圧制限回路を含んでいる
モノリシック集積回路における電源電圧の負のインパル
スに起因する寄生効果に対する保護装置であって、電源
電圧の前記負のインパルスに対する前記電圧リミッタの
遮蔽素子（４０、７０）を備えていることを特徴とする
保護装置。 ２、前記遮蔽素子が、前記電圧リミッタの能動構成要素
（Ｑ２、Ｚ１）をすべて包囲し、その電源の前記負のイ
ンパルスよりも大きい電位（Ｖｃｋ）に接続されている
環状のポケット（４０）を含んでいることを特徴とする
請求項１記載の保護装置。 ３、前記電圧リミッタ（Ｑ２、Ｚ１）の能動構成要素を
すべて包囲している前記環状のポケット（４０）が絶縁
部材（７及び７０）と同じ電圧にバイアスされているこ
とを特徴とする請求項１記載の保護装置。 ４、前記電圧リミッタ（Ｑ２、Ｚ１）の能動構成要素を
すべて包囲している前記環状のポケット（４０）がバイ
アスされていないことを特徴とする請求項１記載の保護
装置。 ５、前記電圧リミッタ（Ｑ２、Ｚ１）の能動構成要素が
すべて、その表面上に、全現出領域に沿って分布されて
いる接地接点を持つＰ型領域（７０）により包囲されて
いることを特徴とする請求項１記載の保護装置。 ６、前記接地接点からは、ｎ型ポケット（３）に含まれ
、前記Ｐ型領域（７０）により包囲されている能動素子
と外部との間における接続用金属トラックの通路が排除
されていることを特徴とする請求項５記載の保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8921295A IT1231541B (it) | 1989-07-25 | 1989-07-25 | Dispositivo di protezione contro gli effetti parassiti provocati da impulsi negativi di tensione di alimentazione in circuiti integrati monolitici includenti un dispositivo di potenza per il pilotaggio di un carico induttivo ed un dispositivo di controllo per detto dispositivo di potenza. |
| IT21295A/89 | 1989-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360039A true JPH0360039A (ja) | 1991-03-15 |
| JP2704913B2 JP2704913B2 (ja) | 1998-01-26 |
Family
ID=11179680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193202A Expired - Fee Related JP2704913B2 (ja) | 1989-07-25 | 1990-07-23 | 誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132866A (ja) |
| EP (1) | EP0410513A3 (ja) |
| JP (1) | JP2704913B2 (ja) |
| KR (1) | KR0181299B1 (ja) |
| IT (1) | IT1231541B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69126618T2 (de) * | 1991-11-25 | 1998-01-08 | Cons Ric Microelettronica | Integrierte Brückenanordnung mit optimierten Übertragungsleistungsverlusten |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
| US5309076A (en) * | 1992-06-02 | 1994-05-03 | Nidec Corporation | Drive and control circuit for a brushless DC motor |
| US5475340A (en) * | 1994-05-23 | 1995-12-12 | Delco Electronics Corporation | Active biasing circuit for an epitaxial region in a fault-tolerant, vertical pnp output transistor |
| EP0703620B1 (en) * | 1994-09-21 | 2001-01-10 | STMicroelectronics S.r.l. | Circuit for preventing turn-on of parasitic components in integrated circuits including a power stage and low-voltage control circuitry |
| US5581432A (en) * | 1995-07-25 | 1996-12-03 | Motorola, Inc. | Clamp circuit and method for identifying a safe operating area |
| US8922962B2 (en) * | 2012-06-15 | 2014-12-30 | Allegro Microsystems, Llc | Method and apparatus to improve ESD robustness of power clamps |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3931634A (en) * | 1973-06-14 | 1976-01-06 | Rca Corporation | Junction-isolated monolithic integrated circuit device with means for preventing parasitic transistor action |
| FR2492165A1 (fr) * | 1980-05-14 | 1982-04-16 | Thomson Csf | Dispositif de protection contre les courants de fuite dans des circuits integres |
| US4499673A (en) * | 1983-03-07 | 1985-02-19 | Ford Motor Company | Reverse voltage clamp circuit |
| IT1186110B (it) * | 1985-11-27 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo di protezione contro l'effetto filotante di transitori parassiti in circuiti integrati monolitici |
| US4679112A (en) * | 1986-07-31 | 1987-07-07 | General Motors Corporation | Transistor protection circuit for automotive motor control applications |
| KR910003489B1 (ko) * | 1987-10-02 | 1991-06-01 | 지이제루 기기 가부시기가이샤 | 구동회로 |
| DE58907969D1 (de) * | 1988-02-15 | 1994-08-04 | Siemens Ag | Schaltungsanordnung zum Schutze einer integrierten Schaltung. |
| US5051612A (en) * | 1989-02-10 | 1991-09-24 | Texas Instruments Incorporated | Prevention of parasitic mechanisms in junction isolated devices |
-
1989
- 1989-07-25 IT IT8921295A patent/IT1231541B/it active
-
1990
- 1990-07-10 KR KR1019900010376A patent/KR0181299B1/ko not_active Expired - Fee Related
- 1990-07-17 US US07/553,455 patent/US5132866A/en not_active Expired - Lifetime
- 1990-07-18 EP EP19900201948 patent/EP0410513A3/en not_active Ceased
- 1990-07-23 JP JP2193202A patent/JP2704913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0410513A3 (en) | 1991-10-09 |
| KR0181299B1 (ko) | 1999-03-20 |
| US5132866A (en) | 1992-07-21 |
| KR910003884A (ko) | 1991-02-28 |
| IT1231541B (it) | 1991-12-17 |
| IT8921295A0 (it) | 1989-07-25 |
| JP2704913B2 (ja) | 1998-01-26 |
| EP0410513A2 (en) | 1991-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4633283A (en) | Circuit and structure for protecting integrated circuits from destructive transient voltages | |
| US5663860A (en) | High voltage protection circuits | |
| US5838043A (en) | ESD protection circuit located under protected bonding pad | |
| EP0352896B1 (en) | ESD protection circuitry for bipolar processes | |
| US5225702A (en) | Silicon controlled rectifier structure for electrostatic discharge protection | |
| US5173755A (en) | Capacitively induced electrostatic discharge protection circuit | |
| JP4294748B2 (ja) | トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ | |
| JP2850801B2 (ja) | 半導体素子 | |
| JPH0237234Y2 (ja) | ||
| US5917689A (en) | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits | |
| JP3530714B2 (ja) | 内燃機関用点火装置 | |
| US6169439B1 (en) | Current limited power MOSFET device with improved safe operating area | |
| EP0533640A1 (en) | Electrostatic discharge protective device having a reduced current leakage | |
| JP2005340380A (ja) | 静電保護回路及びこれを用いた半導体集積回路装置 | |
| US5164874A (en) | Apparatus for protecting against overvoltage | |
| US20050111150A1 (en) | Electrostatic discharge protection circuit | |
| US6040733A (en) | Two-stage fusible electrostatic discharge protection circuit | |
| US5644460A (en) | Multi-rail electrostatic discharge protection device | |
| JP2704913B2 (ja) | 誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置 | |
| US5990723A (en) | Filter circuits for protecting against transient electrical pulses | |
| JP3464340B2 (ja) | 半導体集積回路装置 | |
| US5038054A (en) | Protected Darlington transistor arrangement | |
| US4723081A (en) | CMOS integrated circuit protected from latch-up phenomenon | |
| US4870529A (en) | Active arc protection circuit | |
| US7298599B1 (en) | Multistage snapback ESD protection network |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |