JPH0360207B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタル信号用の絶縁ゲート電界効
果トランジスタ集積回路で構成された遅延回路に
関するものあり、特ちスイツチングトランジスタ
および負荷トランジスタよりそれぞれ構成されて
いる縦続接続され2n個のスタテイツクインバー
タを使用して等ステツプのｎステツプ調節可能な
遅延が生成され、奇数番号のインバータおよびそ
れに続く偶数番号のインバータは遅延時間ｔを与
える少なくともｎ段の１つを形成し、その段の出
力はｎの中から１を選択する選択スイツチを介し
て遅延回路力端子に係合され、遅延はデジタル−
アナログ変換器を後続するカウンタを備えたデジ
タル測定装置により制御調整されるデジタル信号
用絶縁ゲート電界効果トランジスタ集積遅延回路
に関するものである。

〔発明の技術的背景と問題点〕

この種の遅延回路はEPO特許公報0059802号
（米国特許出願第349228号）に記載されている。
その第１図に示された装置においては、製造誤差
によつて変動する各段の遅延量は、遅延インター
バル（休止期間）中リングを形成するように奇数
番号のインバータを接続してそれにより発振さ
せ、その周波数から制御信号を導出し、それを用
いて段の遅延量が一定に保持されるようにデジタ
ル−アナログ変換器を介して負荷トランジスタの
バイアスを制御することによつて一定に保持され
ている。

この先行技術による装置においては製造誤差に
よつて変動する各段の遅延量は限定された範囲に
対してしか補償することができない。何故ならば
引込範囲は負荷トランジスタに作用する制御によ
つて制限されるからである。デジタル−アナログ
変換器は負荷トランジスタのゲートを介してその
オン抵抗に影響を与えるが、このオン抵抗の変化
範囲は意図している目的に対して充分なものでは
ない。

〔発明の概要〕

したがつて、本発明の目的は、例えば引込範囲
の上限値が下限値の略々２倍になるような大巾の
引込範囲の拡大が可能になるように先行技術の回
路を変形し、改良することである。

この目的は、冒頭に述べた形式の遅延回路にお
いて、遅延回路がｎ＋１の段を備え、各段はさら
に転送トランジスタおよび集積キヤパシタを備
え、そのキヤパシタの一方の端子は奇数番号のイ
ンバータの出力端子に接続され他方の端子は転送
トランジスタのチヤンネルを通つて接地され、転
送トランジスタのゲートは遅延の調節を可能にす
るためにデジタル−アナログ変換器の出力端子に
接続され、第１段の出力端子および第ｎ＋１段の
出力端子はそれぞれ第１のクロツク同期段および
最後のクロツク同期段の入力端子に結合され、そ
れらのクロツク同期段のクロツク入力端子には周
波数f_c＝１／ntのクロツク信号が与えられ、第１
のクロツク同期段の出力はクロツク信号によりク
ロツクされクロツク信号の周期に等しい遅延を与
える第１の遅延素子を通つて第１のノアゲートの
第１の入力端子に結合され、第１のノアゲートは
その第２の入力端子が第１の補助インバータを介
して最後のクロツク同期段の出力端子に結合さ
れ、その第３の入力端子が遅延回路の入力端子に
接続され、最後のクロツク同期段の出力端子は第
２のノアゲートの第１の入力端子に結合され、第
２のノアゲートはその第２の入力端子が第２の補
助インバータを介して第１の遅延素子の出力端子
に結合され、その第３の入力端子が遅延回路の入
力端子に接続され、第１および第２のノアゲート
の出力端子はそれぞれ可逆カウンタの順方向およ
び逆方向計数入力端子に接続されている遅延回路
によつて達成される。

本発明によつて生じる効果はまず第１に前述の
簡単な構成によつて引込範囲を拡大するという目
的が達成されることであり、別の効果としては、
実際の段の遅延が測定されなければならない遅延
インターバルが必要ないことである。本発明にお
いては調整用の基準周波数として作用するクロツ
ク周波数によつて段の遅延量の調整が連続的に行
われる。

さらに、本発明の好ましい実施態様によれば簡
単な方法でデジタル信号の遅延調整が可能である
のみならずデジタル信号とクロツク周波数との間
の位相差の測定が可能なる効果が得られる。

〔発明の実施例〕

以下添付図面を参照に実施例により詳細に説明
する。

第１図の実施例の回路において、遅延回路は段
１，２，…ｎより成り、その各段の出力端子は選
択スイツチawの対応する入力端子に接続され、
その選択スイツチawはその制御入力端子esを経
て任意の段出力に設定されることができる。選択
された段出力は選択スイツチawによつて遅延出
力端子avに結合され、それ故縦続接続された対
応する数の遅延段が能動化される。信号入力端子
ｅは最初の段１の入力端子に接続されている。

第２ａ図および第２ｂ図はこの種の段の内部回
路の好ましい２つの例を示す。各段には縦続接続
の２個のインバータが使用され第２ａ図において
段の信号略は全体のインバータの番号で奇数番号
のインバータｉ１とそれに後続する偶数番号のイ
ンバータｉ２を備えている。インバータｉ１の出
力端子とインバータｉ２の入力端子との接続部に
キヤパシタｃの一方の端子が接続され、その他端
子は転送トランジスタttのチヤンネルを通つて接
地されている。この転送トランジスタttのゲート
は電圧uaにあり、それは遅延時間ｔを調整する。
第２ｂ図においては補助インバータhiが付加され
ている。その入力端子は端の入力端子に接続さ
れ、その出力端子はキヤパシタｃを通つて奇数番
号のインバータｉ１の出力端子に結合されてい
る。

第２ａ図における２個のインバータｉ１，ｉ２
および第２ｂ図における３個のインバータｉ１，
ｉ２，hiはチヤンネルが直列に接続されたスイツ
チングトランジスタと負荷トランジスタとにより
それぞれ構成されているスタテイックインバータ
であり、スイツチングトランジスタのチヤンネル
の一端は接地され、負荷トランジスタのチヤンネ
ルのスイツチングトランジスタのチヤンネルと接
続されない側の端部は電源に接続されている。

以下説明すると第１図に示された他のサブ回路
は一定の遅延量を保持する作用をする。第１の段
１の出力および第ｎ段の次に設けたｎ＋１番目の
段ｎ＋１の出力はそれぞれ第１のクロツク同期段
ｓ１および最後のクロツク同期段ｓ（ｎ＋１）の
入力に接続され、それらのクロツク同期入力端子
には周波数f_c＝１／ntのクロツク信号Ｆが与えら
れる。

クロツク同期段としてはクロツク信号がその２
個の論理レベルＨ，Ｌの一方にある時のみ出力信
号が出力されるように入力信号をクロツク信号と
同期させる通常の装置が使用できる。そのような
クロツク同期段の１列は西ドイツ特許公報
DE2657281号（英国特許第1557508号）に示され
たような装置であり、それにおいてはクロツク信
号Ｆは通常の２相クロツク信号の形態でなければ
ならない。

第１の遅延素子ｖ１は第１のクロツク同期段ｓ
１の出力信号をクロツク信号Ｆの１週期だけ遅延
する。その出力は第１のノアゲートｎ１の第１の
入力端子に結合される。最後のクロツク同期段ｓ
（ｎ＋１）の出力は第１の追加のインバータｚ１
を経て第１のノアゲートｎ１の第２の入力端子に
結合され、ノアゲートｎ１の第３の入力端子は遅
延回路の入力端子ｅに接続されている。

最後のクロツク同期段ｓ（ｎ＋１）の出力は第
２のノアゲートｎ２の第１の入力端子に結合され
ている。第１の遅延素子ｖ１の出力は第２の追加
のインバータｚ２を経て第２のノアゲートｎ２の
第２の入力端子に結合され、ノアゲートｎ２の第
３の入力端子は遅延回路の入力端子ｅに接続され
ている。第１のノアーゲートｎ１の出力は可逆カ
ウンタvzの順方向計数入力端子evに結合され、
一方第２のノアゲートｎ２の出力はそのカウンタ
vzの逆方向計数入力端子erに接続されている。

カウンタvzの出力端子はデジタル−アナログ
変換器dwの並列入力端子に接続され、そのアナ
ログ出力端子adは電圧uaを出力し、段１…ｎ＋
１の転送トランジスタtt（第２ａ図、第２ｂ図参
照）のゲートの接続されている。

前記のようにクロツク同期段はクロツク信号が
そのクロツク入力端子に加えられたとき、それぞ
れ第１の遅延段１の出力と第ｎ＋１の遅延段の出
力をそれぞれ出力させる。これらの遅延段の間の
遅延量は各段の遅延量が正確にｔであればntとな
り、クロツク周期と一致している。したがつて各
遅延段が正確に構成されていれば、第１のクロツ
ク同期段ｓ１の出力を正確に１クロツク周期遅延
した遅延素子ｖ１の出力は別のクロツク同期段ｓ
（ｎ＋１）の出力と常に同じである。このため遅
延素子ｖ１には例えばシフトレジスタ段によつて
構成されたような正確な遅延素子が使用される。

今もしも第２乃至ｎ＋１段の遅延段の遅延量の
和が正確にntにならないならば２つのクロツク同
期段ｓ１とｓ（ｎ＋１）の出力は一方が０で他方
が１（またはその反対）である。いずれが１でい
ずれが０であるかはｎ段の遅延量がntよりも大き
いか小さいかによつて決定される。インバータｚ
１，ｚ２とノアゲートｎ１，ｎ２よりなる論理回
路はこれらの状態を判別して、両クロツク同期段
ｓ１とｓ（ｎ＋１）の出力が等しくないときその
状態に応じてカウンタvzをカウントアツプまた
はカウントダウンさせるための回路である。この
論理回路では２つの同期段出力は一方がインバー
タを介してノアゲートの入力に接続されているか
ら両出力が等しいときには両ノアゲートの入力の
一つは常に１であり、両ノアゲートの出力は０で
ある。また遅延素子ｖ１の出力が１で、クロツク
同期段ｓ（ｎ＋１）の出力が０であればノアゲー
トｎ２の出力は１となりカウンタvzの逆方向計
数入力端子erに入力される。一方ノアゲートｎ１
の出力は０であり、順方向計数入力端子evには
入力はない。反対に遅延素子ｖ１の出力が０で、
クロツク同期段ｓ（ｎ＋１）の出力が１であれば
ノアゲートｎ２の出力は０となりカウンタvzの
逆方向計数入力端子erに入力はなく、一方ノアゲ
ートｎ１の出力は１となり、順方向計数入力端子
evに入力が生じる。このようなカウンタvzの計
数値が前記のようにデジタル−アナログ変換器
dwに入力され制御電圧uaが生成される。したが
つて遅延段を従来のようにリング接続するに必要
はなく、広い範囲で引き込みが可能になる。

段の遅延時間ｔに対する電圧uaの制御作用は
第３ａ図および第３ｂ図から明らかである。第２
ａ図および第２ｂ図において矢印は（ダイナミツ
ク）トランジエント電流Ｉ１，Ｉ２，Ｉ３，Ｉ４
の方向を示す。電流Ｉ２が大きくなる程、その段
で生成される遅延時間ｔは短くなる。電流Ｉ１は
奇数番号のインバータｉ１のレイアウトにより決
定される。キルヒホツフの法則によりＩ２＝Ｉ１
−Ｉ３であるから、与えられたレイアウトに対し
て遅延時間ｔを決定するのは電流Ｉ３である。こ
の電流はキヤパシタｃの値および転送トランジス
タttのオン抵抗に依存する。オン抵抗が高い程、
電流Ｉ３は小さくなる。そのオン抵抗は制御電圧
uaに依存する。制御電圧uaが増加するに従つて
オン抵抗は減少し、その結果Ｉ２もまた減少す
る。それ故遅延時間ｔは増加する。

第３ａ図および第３ｂ図は第２ａ図および第２
ｂ図の点ｗ，ｘ，ｙ，ｚにおける電位の曲線を示
す。点ｙにおける電位は第２ｂ図の場合には破線
で表わされる。この相違はキヤパシタｃがゆつく
りと放電するためである。

もしも第２ｂ図に示すように補助インバータhi
が使用されるならば、低制御電圧ua（すなわち転
送トランジスタttが殆どカツトオフに近い状態）
において、補助インバータhiの適当なレイアウ
ト、例えばＩ４2I１においてＩ３がその符号を
変化させ、Ｉ２がＩ１を超過するようにするトラ
ンジエント電流Ｉ４が存在する。したがつて最小
遅延は補助インバータhiがない場合よりも小さく
なり、それはこの方法の付加的な効果を表わして
いる。

第３ａ図においては制御（同調）電圧uaは転
送トランジスタttをまだオンに切換えないような
小なさものである。第２ｂ図において奇数番号の
インバータｉ１およい補助インバータhiの出力部
における信号ｘおよびｙの波形はそれぞれ同一で
あり、キヤパシタｃは何の作用もしない。遅延
は、奇数番号のインバータｉ１の出力電圧ｘが偶
数番号のインバータｉ２のスイツチングトランジ
スタのしきい値電圧に到達するまで偶数番号のイ
ンバータｉ２が導電を開始しないことによつて生
じるものである。第３ａ図において考慮された場
合においては最短の可能な段の遅延時間ｔはこの
ようにして発生される。

第３ｂ図の場合にはデジタル−アナログ変換期
dwの出力電圧uaは転送トランジスタttのしきい
値電圧よりも大きく、そのためい転送トランジス
タttはオンになつている。補助インバータhiのシ
ヤント電流のほんの一部がノードキヤパシタンス
の電荷を反転するために利用される。何故ならば
他の部分は転送トランジスタttを通つて流れるか
らである。さらに補助インバータhiの出力電圧ｙ
はクランプされる。すなわちそれはもはや最大の
可能なレベルに達することができない。これら２
つの効果はキヤパシタｃの両端に電位差を生じ、
それ故キヤパシタｃは影響を持つようになる。そ
れ故奇数番号のインバータｉ１の出力電圧ｘは補
助インバータhiの出力電圧ｙと同じようにこの出
力電圧ｙがクランプされるまで上昇する。しかし
ながらこの上昇は第３ａ図におけるよりはゆるや
かにされている。その時出力電圧ｘはキヤパシタ
の作用により非常にゆつくりとしか上昇しない。
それ故偶数番号のインバータｉ２のターン・オン
しきい値の到達は対応して遅延される。これは遅
延時間t′を与え、それは第３ａ図に示されたもの
よりも長い。

第４図は本発明において使用するのに適してい
るデジタル−アナログ変換器の概略回路図であ
る。可逆カウンタvzの各出力端子に対して１個
の変換器トランジスタtw１，tw２，twmが設け
られ、それらはそのチヤンネルが接地点と変換器
出力端子adとの間に挿入されている。出力端子
adは第４図ではデプレシヨンモードトランジス
タである負荷装置を介して電源ｕに接続されてい
る。変換器トランジスタtw２乃至twmは変換器
トランジスタtw１と同一設計のトランジスタが
数個並列に接続されて構成されている。並列接続
されるトランジスタの数は第１の変換器トランジ
スタtw１から始まり、２のベキ乗の級数で増加
し、計数デジツトの重要性の増加に応じて増加し
ている。

各変換トランジスタtw１…twmのゲートは関
係するプシユ・プル段ｇ１…gmの出力端子に接
続され、それらのプシユ・プル段の被制御電流路
は接地点と基準インバータriの出力部に発生した
基準電圧urとの間に接続されている。この基準イ
ンバータriはその入力端子がその出力端子に接続
されている。幾何学的形状すなわち基準インバー
タriのレイアウトは各段１…ｎ＋１の奇数番号イ
ンバータｉ１のそれと同一であり、それはこれら
の段と同じ長手方向寸法を有する。これは製造時
の変動が基準インバータriと奇数番号インバータ
ｉ１とに同じように影響し、したがつて互に打消
し合うことを保証する。

プシユ・プル段ｇ１…gmの２個のトランジス
タは通常の方法でカウンタの各出力信号により駆
動される。接地側のトランジスタのゲートはこの
信号で直接駆動され、基準電圧urに接続される側
のトランジスタのゲートはインバータを介してこ
の信号で駆動される。

第４図に示されたデジタル−アナログ変換器は
非常に設計が簡単であり、それを基準電圧源とし
て基準インバータriと共に使用することは変換器
の最大値線性範囲が製造時の変動に無関係に常に
奇数番号インバータｉ１のターン・オンのしきい
値の範囲にあるという効果を生じる。この形式の
変化器は可成りの非直線性も実際上あまり影響を
生じない。したがつてこの簡単な変換器形式は段
１…ｎ＋１と関連して使用するのに適している。
連続数ｍ、したがつて変換器トランジスタおよび
段の数ｍは可逆カウンタvzの出力端子の数に等
しく、このカウンタvzのデジタル信号はアナロ
グ形態に変換される。したがつて連続数ｍは段の
数ｎと同一である必要はない。

第５図は入力信号とクロツク信号Ｆとの間の位
相差をも測定するための本発明の実施例のブロツ
ク図である。

第２乃至第ｎ段２…ｎの出力端子は追加のクロ
ツク同期段ｓ２…snに接続され、それらのクロツ
ク同期段のクロツク入力端子にはクロツク信号Ｆ
が供給される。各段１…ｎ＋１ので出力はこのよ
うにしてクロツク同期段ｓ１…ｓ（ｎ＋１）に結
合される。

第２乃至第ｎクロツク同期段ｓ２…snの出力端
子に符号コンバータcwの並列入力端子が接続さ
れ、この符号コンバータcwは出力に現われるサ
ーモメータ符号を純粋な２をベースとする２進符
号に変換する。サーモメータ符号はいわゆるジヨ
ンソンカウンタ中で使用される周知のジヨンソン
符号の半分に対応する（例えばD.Becker、H.
Ma¨der著Hochintegrierte MOS−Schaltungen、
1972年シユツツトガルト発行、第132頁乃至第134
頁、特に表6.7参照）。

符号コンバータcwの並列出力端子は第２の遅
延素子ｖ２を介してメモリspの並列入力端子に結
合されている。第２の遅延素子ｖ２はクロツク信
号Ｆによつてクロツクされ、クロツク信号Ｆの周
期に等しい遅延を与える。メモリspのエネーブル
入力端子enは第ｎ＋１クロツク同期段ｓ（ｎ＋
１）に接続され、出力部は位相差出力端子apで
ある。

第１図および第５図に見られるように第１およ
び最後のクロツク同期段により遅延段１…ｎによ
つて与えられた実際の遅延は本発明において測定
され、この測定回路はｎ個の段を含んでいる。何
故ならば第１のクロツク同期段ｓ１は段２の入力
端子に接続されているからである。全ての段は同
一設計であるから、これは許容される。他方、こ
の測定はクロツク同期段ｓ１，ｓ（ｎ＋１）によ
りクロツク信号Ｆの周波数に関係する。それ故測
定の組合せはノアゲートｎ１，ｎ２によつて生
じ、可逆カウンタvzはすでに制御信号を出力す
る。

第５図の位相測定回路により入力端子の位相が
遅延時間ｔのステツプにおいてクロツク信号のそ
れに対して測定できる。例えばもしもクロツク信
号の周波数がカラーテレビジヨン受像機における
色副搬送波周波数の４倍であり、ｎ＝16であるな
らば、入力信号の位相は3.5ns（ナノ秒）のステツ
プで測定されることができ、この信号は同じ長さ
のステツプで遅延されることができる。カラーテ
レビジヨン受像機におけるこの応用は特にデジタ
ル信号処理および信号発生回路に有するもの、例
えば水平偏向回路において生じる。

本発明は、エンフアンスメントモードトランジ
スタ、特にｎ型のトランジスタを全てのインバー
タおよびゲートのスイツチングトランジスタとし
て用いて構成することが好ましい。その場合にデ
プレシヨンモードトランジスタが負荷装置として
使用されることが好ましい。

匹敵する数の段によつて本発明による装置は従
来技術による装置に比較して約70％少いチツプ面
積でよく、その装置において消費される電力は従
来の約40％に過ぎない。

【図面の簡単な説明】

第１図は本発明の１実施例のブロツク図を示
し、第２ａ図および第２ｂ図は第１図中の遅延段
の２つの実施例を示す。第３ａ図および第３ｂ図
は遅延段の動作を説明するためのタイミング図で
ある。第４図は本発明で使用するのに適当なデジ
タル−アナログ変換器の１実施例の概略回路図で
ある。第５図は位相測定回路として使用するのに
も適した本発明の他の実施例のブロツク図であ
る。 １〜ｎ＋１……遅延段、aw……選択スイツチ、
ｓ１，〜ｓ（ｎ＋１）……クロツク同期段、ｖ１，
ｖ２……遅延素子、vz……可逆カウンタ、dw…
…デジタル−アナログ変換器、ｚ１，ｚ２，ｉ
１，ｉ２，hi……インバータ、ｃ……キヤパシ
タ、tw１〜twm……変換器トランジスタ、ｇ１
〜gm……プシユ・プル段、ri……基準インバー
タ、cw……符号コンバータ、sp……メモリ。

Claims (1)

1. 【特許請求の範囲】 １ デジタル信号入力端子と、 出力端子と、 一端が前記入力端子に結合されたｎ＋１個の縦
   続接続された遅延段と、 前記入力端子と前記出力端子との間の遅延を選
   択し、それぞれ前記遅延段のｎ個の出力に結合さ
   れたｎ個の入力と、前記出力端子に結合されたｎ
   中の１を選択する選択装置と、 周波数f_c（ｔを前記ｎ＋１個の縦続接続された
   各遅延段の遅延量としてf_c＝１／nt）のクロツク
   信号源に結合される端子と、 第１の入力部が前記クロツク信号源に結合され
   る端子に結合され、第２の入力部が前記ｎ＋１個
   の縦続接続された遅延段の第１のものの出力に結
   合され、この第１の遅延段の出力を前記クロツク
   信号に同期させる第１の同期段と、 第１の入力部が前記クロツク信号源に結合され
   る端子に結合され、第２の入力部が前記ｎ＋１個
   の縦続接続された遅延段の最後のものの出力に結
   合され、この最後の遅延段の出力を前記クロツク
   信号に同期させる別の同期段と、 入力部が前記第１の同期段の出力に結合され、
   前記クロツク信号の１周期だけその出力を遅延さ
   せる遅延回路と、 それぞれこの遅延回路の出力と、前記別の同期
   段の出力と、前記デジタル信号入力端子とに結合
   され、第１および第２の制御信号を出力する第１
   および第２の組合わせ論理回路と、 前記第１の制御信号に応答する順方向計数入力
   端子と、前記第２の制御信号に応答する逆方向計
   数入力端子と、複数カウントの出力端子とを有す
   る可逆カウンタと、 それぞれ前記複数カウントの出力端子の一つに
   接続された複数の入力端子と、前記ｎ＋１個の縦
   続接続された遅延段で全ての制御端子に結合され
   たアナログ出力端子とを有するデジタル−アナロ
   グ変換装置とを具備し、 前記ｎ＋１個の遅延段のそれぞれは第１および
   第２の縦続接続されたインバータと、一端がこの
   第１のインバータの出力に結合された集積キヤパ
   シタと、ゲートが制御端子に結合された転送トラ
   ンジスタとを具備し、この転送トランジスタのチ
   ヤンネルの一端は前記キヤパシタの他方の端子に
   結合されて他端は接地され、遅延段の遅延時間は
   前記制御端子における電位によつて調節され、前
   記インバータはスイツチングトランジスタと負荷
   トランジスタにより構成されていることを特徴と
   するデジタル信号に対してｎ個の等しいステツプ
   で調整可能な遅延を与える絶縁ゲート電界効果ト
   ランジスタ遅延回路。 ２ 前記遅延段はそれぞれ第３のインバータを備
   え、この第３のインバータの入力は前記第１のイ
   ンバータの入力に結合され、その出力は前記キヤ
   パシタの他方の端子に結合されている特許請求の
   範囲第１項記載の遅延回路。 ３ 前記デジタル信号と前記クロツク信号との間
   の位相差を測定する位相測定回路として使用さ
   れ、 前記ｎ＋１個の遅延段の第２乃至第ｎのものの
   出力るにそれぞれ接続されて対応する各遅延段の
   出力を前記クロツク信号に同期させ、サーモメー
   タ符号出力を集合的に与えるｎ−２個のクロツク
   同期段と、これらｎ−２個のクロツク同期段の出
   力に結合されて前記サーモメータ符号出力を純粋
   位相２進符号に変換する符号コンバータと、この
   ２進符号出力に前記クロツク信号の周期に等しい
   遅延を与える第２の遅延回路と、この遅延された
   ２進抜号出力を受信する並列入力を備えエネーブ
   ル入力に前記クロツク同期段の最終段の出力が結
   合され位相差出力を発生する出力端子を備えてい
   るメモリとを具備している特許請求の範囲第１項
   記載の遅延回路。 ４ 前記第１および第２のインバータはそれぞれ
   ｎチヤンネルデプレシヨン負荷インバータを具備
   している特許請求の範囲第１項乃至第３項のいず
   れか１項記載の遅延回路。 ５ 前記第１、第２および第３のインバータはそ
   れぞれｎチヤンネルデプレシヨン負荷インバータ
   を具備している特許請求の範囲第１項乃至第３項
   のいずれか１項記載の遅延回路。 ６ 前記デジタル−アナログ変換装置は、それぞ
   れのチヤンネルが前記アナログ出力端子と接地点
   との間に結合されてい前記デジタル−アナログ入
   力端子のそれぞれに対して１個づつ設けられた複
   数のコンバータトンランジスタと、前記出力端子
   を電源端子に結合する負荷装置とを具備し、前記
   各コンバータトランジスタは１以上の並列接続さ
   れたトランジスタによつて構成され、これら複数
   のコンバータトランジスタの並列接続されたトラ
   ンジスタの数は複数のコンバータトランジスタの
   最初のものから２の一連のべき乗に対応して変化
   している数であり、各コンバータトランジスタの
   ゲートは複数のプシユプル段の対応するものの出
   力に接続され、これら複数のプシユプル段のそれ
   ぞれは接地点と基準電位との間に接続された被制
   御電流路を有し、前記基準電位は入力がその出力
   に接続された基準インバータによつて与えられ、
   この基準インバータのレイアウトは前記第１のイ
   ンバータと同一であり、同じ縦方向デイメンシヨ
   ンである特許請求の範囲第１項乃至第５項のいず
   れか１項記載の遅延回路。 ７ 前記第１の組合わせ論理回路は、前記デジタ
   ル信号入力端子に結合された第１の入力と前記遅
   延回路の出力に結合された第２の入力と第３の入
   力とを具備しているノアゲートと、前記別のクロ
   ツク同期段の出力をこのノアゲートの前記第３の
   入力に結合するインバータとを具備し、 前記第２の組合わせ論理回路は、前記デジタル
   信号入力端子に結合された第１の入力と別のクロ
   ツク同期段の出力に結合された第２の入力と第３
   の入力とを具備しているノアゲートと、前記遅延
   回路の出力をこのノアゲートの前記第３の入力に
   結合するインバータとを具備している特許請求の
   範囲第１項乃至第６項のいずれか１項記載の遅延
   回路。