JPS60172814A - デジタル信号用絶縁ゲ−ト電界効果トランジスタ集積遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタル信号用の絶縁ｆ−）電界効果トラン
ジスタ集積回路で構成された遅延回路に関するものであ
）、特にスイッチングトランジスタおよび負荷トランジ
スタよりそれぞれ構成されている縦続接続され２ｎ個の
スタティックインバータを使用して等ステップのれステ
ップ調節可能な遅延が生成され、奇数番号のインバータ
およびそれに続く偶数番号のインバータは遅延時間ｔを
与える少なくともｎ段の１つを形成し、その段の出力は
ｎの中から１を選択する選択スイッチを介して遅延回路
出力端子に結合され、遅延はデジタル−アナログ変換器
を後続するカウンタを備えたデジタル測定装置によシ制
御調整されるデジタル信号用絶縁ダート電界効果トラン
ジスタ集積遅延回路に関するものである。

〔発明の技術的背景と問題点〕

この種の遅延回路はＥＰＯ特許公報００５９８０２号（
米国製許出願第３４９．２２８号）に記載されている。

その第１図に示された装置においては、製造誤差によっ
て変動する各段の遅延量は、遅延インターバル（休止期
間）中リングを形成するように奇数番号のインバータを
接続してそれによシ発振させ、その周波数から制御信号
を導出し、それを用いて段の遅延量が一定に保持される
ようにデジタル−アナログ変換器を介して負荷トランジ
スタのバイアスを制御することＶＣよって一定に保持さ
れている。

この先行技術による装置においては製造誤差によって変
動する各段の遅延量は限定された範囲に対してしか補償
することができない。何故ならば引込範囲は負荷トラン
ジスタに作用する制御によって制限されるからである。

デジタル−アナログ変換器は負荷トランジスタのダート
を介してそのオン抵抗に影響を与えるが、このオン抵抗
の変化範囲は意図している目的に対して充分なものでは
ガい。

〔発明の概要〕

したがって、本発明の目的は、例えば引込範Ｈの上限値
が下限値の略々２倍になるような大巾の引込１囲の拡大
が可能になるように先行技術の回路を変形し、改良する
ことである。

この目的は、冒頭に述べた形式の遅延回路において、遅
延回路がｎ　＋　１の段を備え、各段はさらに転送トラ
ンジスタおよび集積キセノ４シタを備え、そのキャパシ
タの一方の端子は奇数番号のインバータの出力端子に接
続され他方の端子は転送トランジスタのチャンネルを通
って接地されに転送トランジスタのゲートは遅延の調節
を可能にするためにデジタル−アナログ変換器の出力端
子に接続され、第１段の出力端子および第ｎ　＋　１段
の出力端子はそれぞれ第１のクロック同期段および最後
のクロック同期段の入力端子に結合され、それらのクロ
ック同期段のクロック入力端子には周波数／ｅ＝　１／
ｎｔのクロック信号が与えられ、第１のクロック同期段
の出力はクロック信号によりクロックされクロック信号
の周期に等しい遅延を与える第１の遅延素子を通って第
１のノアｙ−トの第１の入力端子に結合され、第１のノ
アダートはその第２の入力端子が第１の補助インバータ
を介して最後のクロック同期段の出力端子に結合され、
その第３の入力端子が奸延回路の入力端子に接続され、
最後のクロック同期段の出力端子は第２のノアゲートの
第１の入力端子に結合され、第２のノアゲートはその棺
２の入力端子が第２の補助インバータを介して第１の遅
延素子の出力端子に結合され、その第３の入力端子が遅
延回路の入力端子に接続され、幀１および第２のノアゲ
ートの出力端子はそれぞれ可逆カウンタの順方向および
逆方向計数入力端子に接続されている遅延回路によって
達成される。

本発明によって生じる効果はまず第１Ｋ前述の簡単な構
成によって引込範囲を拡大するという目的が達成される
ことであシ、別の効果としては、実際の段の遅延が測定
されなければならない遅延インターバルが必要ないこと
である。

本発明においては調整用の基準周波数として作用するク
ロック周波数によって段の遅延量の調整が連続的に行わ
れる。

さらに、本発明の好ましい実施態様によれば簡単な方法
でデジタル信号の遅延調整が可能であるのみならずデジ
タル信号とクロック周波数との間の位相差の測定が可能
になる効果が得られる。

〔発明の実施例〕

以下添付図面を参照に実施例によシ詳細に説明する。

第１図の実施例の回路において、遅延回路は段１，２．
・・・ｎよシ成シ、その各段の出力端子は選択スイッチ
＆Ｗの対応する入力端子に接続され、その選択スイッチ
ａｗはその制御入力端子ｅ器を経て任意の段出力に設定
されることができる。

選択された段出力は選択スイッチａｙによって遅延出力
端子ａｖｉで結合され、それ故縦続接続された対応する
数の遅延段が能動化される。信号入力端子ｅは最初の段
１の入力端子に接続されている。

第２ａ図および第２ｂ図はこの種の段の内部回路の好ま
しい２つの例を示す。各段には縦続接続の２個のインバ
ータが使用され第２ａ図において段の信号路は全体のイ
ンバータ２０番号で奇数番号のインバータ五１とそれに
後続する偶数番号のインバータ１２を備えている。イン
バータ１１の出力端子とインバータ１２の入力端子との
接続部にキャノ臂シタＣの一方の端子が接続され、その
他端子は転送トランジスタ１１０チヤンネルを通って接
地されている。この転送トランジスタ１１のｙ−トは電
圧ｕａにあシ、それは遅延時間１１−調整する。第２ｂ
図においては補助インバータ旧が付加されている。その
入力端子は段の入力端子に接続され、その出力端子はキ
セノ４シタＣを通って奇数番号のインバータ１１の出力
端子に結合されている。

第２１図における２個のインバータ１１゜ｉ２および第
２ｂ図における３個のインバータｉ　Ｊ　、　ｔ　ｚ　
、　ｈｔ←ｍはチャンネルが直列に接続されたスイッチ
ングトランジスタと負荷トランジスタとによりそれぞれ
構成されているスタティックインバータであシ、スイッ
チングトランジスタのチャンネルの一端は接地され、負
荷トランジスタのチャンネルのスイッチングトランジス
タのチャンネルと接続されない側の端部は電源に接続さ
れている。

以下説明する第１図に示された他のサブ回路は一定の遅
延量を保持する作用をする。第１の段１め出力および第
ｎ段の次に設けたｎ　＋　１番目の段ｎ　＋　１の出力
はそれぞれ第１のクロック同期段８°１および最後のク
ロック同期段ｓ　（ｒｔ＋　１　）の入力ＫＴ！、続さ
れ、それらのクロック同期段入力端子には周波数ｆｅ＝
１／ｎｔのクロック信号Ｆが与えられる。

クロック同期段としてはクロック信号がその２個の論理
レベルＨ，Ｌの一方にある時のみ出力信号が出力される
ように入力信号をクロック信号と同期させる通常の装置
が使用できる。そのようなりロック同期段の１例は西ド
イツ特許公報ＤＥ２６５７２８１号（英国特許第１．５
５７，５０８号）に示されたような装置であシ、それに
おいてはクロック信号Ｆは通常の２相りロック個号の形
態でなければ々らない。

第１の遅延素子ｖ１は第１のクロック同期段１１の出力
信号をクロック信号Ｆの１週期だけ遅延する。その出力
は第１のノアゲートｎ１の第１の入力端子に結合される
。最後のクロック同期段ｓ　（ｎ　＋　１　）の出力は
第１の追加のインバータＺ１を経て縞１のノアダートｎ
１の第２の入力端子に結合され、ノアゲートｎ１の第３
の入力端子は遅延回路の入力端子ｅＫｊｄ続されている
。

最後のクロック同期段ａ（ｎ＋１）の出方はまた第２の
ノアゲートｎ２の第１の入力端子に結合されている。第
１の遅延素子ｖ１の出方は第２の追加のインバータｚ２
を経て記２のノアダートｎ２の第２の入力端子に結合さ
れ、ノアゲートｎ２の第３の入力端子は遅延回路の入力
端子ｅに接続されている。第１のノアゲートｎ１の出力
は可逆カウンタＶＺの順方向計数人力端子ｅｖ［結合さ
れ、一方第２のノアダートｎ２の出力はとのカウンタｖ
ｚの逆方向計数入力端子ｅｒＶｃ接続されている。

カウンタＶＺの出力端子はデジタル−アナログ変換器ｄ
ｗの並列入力端子に接続され、そのアナログ出力端子ａ
ｄ４ｄ％圧ｕａを出力し、段１・・・ｎ　＋　１の転送
トランジスタ１１　（第２ａ図、第２ｂ図参照）のダー
トに接続されている。

段の遅延時間ｔに対する電圧ｕａの制御作用は第３ａ図
および第３ｂ図から明らかである。第２ａ図および、ｇ
Ｂ２ｂ図において矢印は（ダイナミック）トランジェン
ト電流ＩＩ、１２，１３゜■４の方向を示す。電流Ｉ２
が大きく々る程、その段で生成される遅延時間ｔは短く
なる。電流■１は奇数番号のインバータ五１のレイアウ
トによシ決定される。キルヒホッフの法則によＪ）Ｉ２
＝ＩＪ−１３であるから、与えられ九し流Ｉ３である。

この％流はキャパシタＣの値および転送トランジスタ１
１０オン抵抗に依存する。

オン抵抗が高い程、電流■３け小さくガる。そのオン抵
抗は制御１覧、圧ｕａに依存する。制御へ圧ｕａが増加
するに従ってオン抵抗は減少し、その結４！：Ｉ　２も
１か滅、少する。そノ１故遅延時間ｔＪ−１′増加する
。

第３ａし１および自１．３ｂ図Ｆｉ第２ａ図および第２
ｂ図の点Ｗ　＊　Ｘ　ｅ　７　ｅ　Ｚ　Ｋおける電位の
曲線を示す。点ｙｒ（おける電位は第２ｂ図の場合には
破糾Ｃ表わされる。この相違ねキャパシタＣがゆっ〈シ
と放電するためである。

もし、も第２ｂｌＡＫ示すように補助インバータｈｔが
使用されるならば、低制御電圧ｕａ　（す力わち転送ト
ランジスタ１１が殆どカクトオフに近い状態）において
、＠：助インバータｈ１の適当なレイアウト、例えば１
４〉２１１においてＩ３がその符号を変化させ、Ｉ２が
１１を超過するようにするトランジェント電流Ｉ４が存
在する。

したがって最小遅延は補助インバータｈｉがない場合よ
りも小さく々シ、それはこの方法の伺加的な効果を表わ
している。

第３＆図においては制御（同調）電圧ｕａは転送トラン
ジスタｔｔをまだオンに切換えないような小さなもので
ある。第２ｂ図において奇数番号のインバータ１１およ
び補助インバータｈ１の出力部における信号Ｘおよびｙ
の波形はそれぞれ同一であシ、キャパシタＣは何の作用
もしない。遅延は、奇数番号のインバータ五１の出力電
圧Ｘが偶数番号のインバータ１２のスイッチングトラン
ジスタのしきい値電圧に到達するまで偶数番号のインバ
ータ１．２が導電を開始しないどとによって生じるもの
である。第３ａ図において考慮された場合においては最
短の可能な段の遅延時間ｔはこのようにして発生される
。

第３ｂ図の場合にはデジタル−アナログ変換器ｄｗの出
力電圧ｕａは転送トランジスタｔｔのしきい値電圧より
も大きく、そのため転送トランジスタ１１はオンになっ
ている。補助インバータｈｉのシャント電流のほんの一
部がノードキャパシタンスの電荷を反転するために利用
される。

何故ならば他の部分は転送トランジスタ１１を通って流
れるからである。さらに補助インバータｈｔの出力電圧
ｙはクランプされる。す々わちそれはもはや最大の可能
なレベルに達することができない。これら２つの効果は
キャノやシタＣの両端に電位差を生じ、それ故キャパシ
タＣは影響を持つように力る。それ故奇数番号のインバ
ータ１１の出力電圧Ｘは補助インバータｈ１の出力電圧
ｙと同じようにこの出力電圧ｙがクランプされるまで上
昇する。しかしながらこの上昇は第３ａ図におけるよシ
はゆるやかにされている。その時出力電圧Ｘはキヤ・臂
シタの作用によシ非常にゆっくシとしか上昇しない。そ
れ故偶数番号のインバータ１２のターン争オンしきい値
への到達は対応して遅延きれる。これは遅延時間ｔ′を
与え、それは第３ａ図に示されたものよりも長い。

第４図は本発明において使用するのに達しているデジタ
ル−アナログ変換器の概略回路図である。可逆カウンタ
ｖｚの各出力端子に対して１個の変換器トランジスタｔ
ｗｌ　、　ｔｗ２　、　ｔｗｍが設けられ、それらはそ
のチャンネルが接地点と変換器出力端子ａｄとの間に挿
入されている。１出力端子ａｄは第４図ではデグレショ
ンモードトランジスタである負荷装置を介して電源ｕＫ
接続されている。変換器トランジスタｔｗＪ乃至ｔｗｍ
は変換器トランジスタｔｖｌと同−設計のトランジスタ
が数個並列に接続されて構成されている。

並列接続されるトランジスタの数は第１の変換器トラン
ジスタｔＷ１から始まシ、２のベキ乗の級数で増加し、
計数４デジツトの重要性の増加に応じて増加している。

各変換器トランジスタｔｗｌ・・・ｔｗｍのダートは関
係するブシュ・ゾル段ｇ１・・・ｇｍの出力端子に接続
され、それらのブシュ・プル段の被制御電流路は接地点
と基準インバータｒ１の出力部に発生した基準電圧ｕｒ
との間に接続されている。この基準インバータｒｉはそ
の入力端子がその出力端子に接続されている。幾何学的
形状すなわち基準インノ青−夕ｒｉのレイアウトは各段
１・・・ｎ＋ｘの奇数番号インバータ１１のそれと同一
であシ、それはこれらの段と同じ長手方向寸法を有する
。

これは製造時の変動が基準インバータｒｉと奇数番号イ
ンバータ五１とに同じように影響し、したがって互に打
消し合うことを保証する。

ブシュ・グル段ｇｌ・・・ｇｍの２個のトランジスタは
通常の方法でカウンタの各出力信号によシ駆動される。

接地側のトランジスタのｆ−トはこの信号で直接駆動さ
れ、基準電圧ｕｒＫｔ続される側のトランジスタのダー
゛トはインバータを介してこの信号で駆動される。

第４図に示されたデジタル−アナログ変換器は非常に設
計が簡単であり、それを基準電圧源としての基準インバ
ータｒｉと共に使用するととは変換器の最大直線性範囲
が製造時の変動に無関係に常に奇数番号インバータ１１
のターン・オンのしきい値の範囲にあるという効果を生
じる。この形式の変換器は可成シの非直線性も実際上あ
まシ影響を生じない。したがってこの簡単力変換器形式
は廿た＃子キ段１・・・ｎ　７１−１と関連して使用す
るのに適している。連続数１ｎｓしたがって変換器トラ
ンジスタおよび段の数ｍは可逆カウンタマ２の出力端子
の数に等しく、このカウンタＶＬのデジタル信号はアナ
ログ形態に変換される。したがって連続数ｍは段の数ｎ
と同一である必要はない。

第５図は入力信号とクロック信号Ｆとの間の位相差をも
測定するための本発明の実施例のブロック図である。

第２乃至第ｎ段２・・・ｎの出力端子は追加のクロック
同期段ｓ２・・１■に接続され、それらのクロック同期
段のクロック入力端子にはクロック信号Ｆが供給される
。各段１・・・ｎ　＋　１の出力はこのようにしてクロ
ック同期段Ｓ１・・・ｓ（ｎ＋１）に結合される。

第２乃至第ｎクロック同期段ｓ２・・・ｓｎの出力端子
に符号コンバータｅＶの並列入力端子が接続され、この
符号コンバータｅｖは出力に現われるサーモメータ符号
を純粋々２をペースとする２逆打号に変換する。サーモ
メータ符号はいわゆるジョンソンカウンタ中で使用され
る周知のジョンソン符号の半分に対応する（例えばＤｏ
　Ｂｅａｋｅｒ　＃　ＩＩａ　Ｍａｄｅｒ著Ｈｏｅｈｉ
ｎｔｅｇｒｉｅｒｔａ　ＭＯ８−Ｓｃｈａｌｔｕｎｇｅ
ｎ　−ｔ　１９７２年シｓ、ツットガルト発行、第１３
２頁乃至第１〜３４頁、特に表６．７参照）。

符号コンバータｅｗの並列出力端子は第２の遅延素子ｖ
２を介［２てメモＩＪ　ｉｐの並列入力端子に結合され
ている。第２の遅延素子ｖ２はクロック信号ＦＫよって
クロックされ、クロック信号Ｆの周期に等しい遅延を与
える。メモリＳｐのエネーブル入力端子Ｉｎは第ｎ＋１
クロツク同期段＠（ｎ＋１）Ｋ接続され、出力部は位相
差出力端子ａｐである。

第１図およびＦＡ５図に見られるように卯、１および最
後のクロック同期段によυ遅延段１・・・ｎによって与
えられた実際の遅延は本発明において′ｆｆ１１１宇さ
れ、この測定回路はｎ個の段を含んでいる。何故ならば
第１のクロック同期段Ｓ１は段２０入力端子に接続され
ているからである。

全ての段は同−設計であるから、これは許容される。他
方、この測定はクロック同期段ｓ　Ｊ　’ｔｓ（ｎ＋１
）’によシクロツク信号Ｆの周波数に関係する。それ故
測定の組合せはノアゲートｎｌ、ｎ２によって生じ、可
逆カウンタマ２はすでに制御信号を出力する。

第５図の位相測定回路によシ入力信号の位相が遅延時間
ｔのステップにおいてクロック信号のそれに対して測定
できる。例えばもしもクロー　ツク信号の周波数がカラ
ーテレビジョン受像機における色副搬送波周波数の４倍
であＦ）、ｎ＝１６であるならば、入力信号の位相は３
．５　ｎｓ（ナノ秒）のステップで測定されることがで
き、この信号は同じ長さのステップで遅延されることが
できる。カラーテレビジョン受像機におけるこの応用は
特にデジタル信号処理および信号発生囲路を有するもの
、例えば水平偏向回路において生じる。

本発明ハ、エンファンスメントモードトランジスタ、特
にｎ型のトランジスタを全てのインバータおよびｆ−）
のスイッチングトランジスタとして用いて構成すること
が好ましい。その場合にデグレシ田ンモードトランジス
タが負荷装置として使用されることが好ましい。

匹敵する数の段によって本発明による装置は従来技術に
よる装置に比較して約７０チ少いチップ面積でよく、そ
の装置において消費される電力は従来の約４０−に過ぎ
ない。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図を示し、第２ａ
図および第２ｂ図は第１図中の遅延段の２つの実施例を
示す。第３ａ図および第３ｂ図は遅延段の動作を説明す
るためのタイミング図である。第４図は本発明で使用す
るのに適当なデジタル−アナログ変換器の１実施例の概
略回路図である。第５図は位相測定回路として使用する
のにも適した本発明の他の実施例のブロック図である。 １〜１１＋１・・・遅延段、＆ｗ・・・選択スイッチ、
ｓ　１　、〜ｓ　（ｎ　＋　１　）−クロック同期段、
讐１゜ｖ２・・・遅延素子、マ２・・・可逆カウンタ、
ｄｗ・・・デジタル−アナログ変換器、ｚｌ、ｚ２，１
１゜ｌ　２　、　ｈｉ・・・インバータ、Ｃ・・・キャ
ノ臂シタ、ｔｗｌ〜ｔｗｍ・・・変換器トランジスタ、
ｇ１〜ｇｍ・・・ブシュ・ゾル段、ｒｉ・・・基準イン
バータ、ａｗ・・・符号コンバータ、８ｐ・・・メモリ
。 出願人代理人　弁理士　鈴　江　武　彦図面の浄ｂ（内
容に変釘なし） 第１図 第３　”　ＩＩ　第３ｂ　７３ 第４図 ｚ 第５図 、Ｂゎ１　％ｏ、　３．．２６８ 特許庁長官　志　賀　学　殿 ■、事件の表示 特願昭５９−０２３０３４号 ２、発明の名称 デジタル信号用絶縁ケ゛−ト電界効果 トランジスタ集積遅延回路 ３、補正をする渚 事件との関係　特許出願人 アイティーティー・インダストリーズ・インコーホレー
テッド ４、代理人 図面の浄書（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 （リ　スイッチングトランジスタおよび負荷トランジス
   タよシそれぞれ構成されている縦続蕃続された２ｎ個の
   スタティックインバータを使用して等ステップのｎステ
   ップで調節可能な遅延が生成され、奇数番号のインバー
   タおよびそれに続く偶数番号のインバータは遅延時間ｔ
   を与える少なくともｎ段の１つを形成し、その段の出力
   はｎの中から１を選択する選択スイッチを介して遅延回
   路出力端子に結合され、遅延はデジタル−アナログ変換
   器を後続するカウンタを備えたデジタル測定装置によシ
   制御ｉ！ｌ！ＩＩ整されるデジタル信号用絶縁ｙ−ト電
   界効果トランジスタ集積回路において、 この遅延回路はｎ　＋　１の段を備え、各段はさらに転
   送トランジスタおよび年積キャノソシタを備え、そのキ
   ャパシタの一方の端子は奇数番号のインバータの出力端
   子に接続され他方の端子は転送トランジスタのチャンネ
   ルを通って接地され、転送トランジスタのダートは遅延
   の調節を可能にするためにデジタル−アナログ変換器の
   出力端子に接続され、 第１の段の出力端子および第ｎ＋１段の出力端子はそれ
   ぞれ第１のクロック同期段および最後のクロック同期段
   の入力端子に結合され、それらのクロック同期段のクロ
   ック入力端子には周波数ｆ　＝１７ｎｔのクロック信号
   が与えられ、い遅延を与える第１の遅延素子を通ってｗ
   、ｌのノアゲートの第１の入力端子に結合され、第１の
   ノアゲートはその第２の入力端子が第１の補助インバー
   タを介して最後のクロック同期段の出力端子に結合され
   、その第３の入力端子が遅延回路の入力端子に接続され
   、 最後のクロック同期段の出力端子は第２０）アダートの
   第１の入力端子に結合され、第２のノアダートはその第
   ２の入力端子が第２の補助インバータを介して第１の遅
   延素子の出力端子に結合され、その第３の入力端子が遅
   延回路の入力端子に接続され、 第１および第２のノアゲートの出力端子はそれぞれ可逆
   カウンタの順方向および逆方向計数入力端子に接続され
   ているととを特徴とする遅延回路。 （２）各段にスタティックな補助インバータ（ｈｔ　）
   を備えておシ、その入力端子はその段の入力端子に接続
   され、その出力端子はキイＡｌシタ（ｃ）を通って奇数
   番号のインバータ（１１）の出力端子に接続されると共
   に転送トランジスタ（１１）のチャンネルを辿って接地
   点に接続されている特許請求の範囲第１項記載の遅延回
   路。 （３）第２番乃至第１番の段（２・・・ｎ）の出力端子
   がそれぞれ第２乃至Ｐｎのクロック同期段（ｓ２・・・
   ｓｎ　）に接続され、それらのクロック同期段けそのク
   ロック入力端子にクロック信号（Ｆ）が供給され、その
   出力端子は符号コンバータ（ｅｖｒ　）の並列入力端子
   に結合され、その符号コンバータはクロック同期段によ
   り与えられるサーモメータ符号を純粋な２をぺ・−スと
   する２進符号に変換するものであシ、 符号コンバータＣａ＝”）の出力端子はクロック信号（
   Ｆ）によりクロックされてクロック信号（Ｆ）の周期に
   等しい遅延を与える第２の遅延素子（ｖｚ）を通ってメ
   モ！Ｊ　（ｍｐ　）の並列入力端子に接続され、そのメ
   モＩＪ　（＋ｐ　）はそのエネーブル入力端子（ｏｎ　
   ）が第ｎ　＋　１クロック同期段（ｓ（ｎ＋１））の出
   力端子に接続され、その出力端子が位相差出力の出力端
   子（ｉｐ　）を構成していることを特徴とする入力信号
   とクロ亡 ツク信号（Ｆ）との位相差磁測定する位相測定回路用の
   特許請求の範囲第１項または第２項記載の遅延回路。 （４）全てのインバータがｎチャンネルデグレシ冒ン負
   荷インバータである特許請求の範囲第１項乃至第３項の
   何れか１項記載の遅延回路。 （５）デジタル−アナログ変換器（ｄｗ　）が可逆カウ
   ンタ（ｖｚ　）の各出力端子に対して１個の変換器トラ
   ンジスタ（ｔｗｌ・・・ｔｗｍ　）を具備し、それらの
   トランジスタはそのチャンネルが接地点と変換器出力端
   子（ａｄ　）との間に接続され、変換器出力端子（ａｄ
   　）は負荷装Ｍ　（ｔ＠　）を介して電源（ｕ）に接続
   され、第２乃至第ｍの変換器トランジスタ（ｔｙ２・・
   ・ｔｗｒｎ　）は複数の並列接続されたトランジスタよ
   口■、それらトラン、ジスタは第１の変換器トランジス
   タ（ｔｗＪ　）と同じ設計であシ、その数は第１の変換
   器トランジスタ（ｔ−２）に始まる２のベキ乗の級数に
   対応しておシ、 各変換器トランジスタ（ｔｖＪ・・・ｔｖｎｎ　）のダ
   ー□トは関係するグシー・ゾル段（ｇｌ・・・ｇｍ　）
   　（Ｄ出力端子に接続され、それらゾシュ・プル段の被
   制御電流路は接地点と基準電圧（ｕｒ　）との間に接続
   され、その基準電圧（ｕｒ　）は入力端子が出力端子に
   接続された基準インバータ（ｒｌ　）の出力として得ら
   れ、その基準インバータは各段の奇数番号のインノ々−
   タ（１１）と同じ長さを有し、同一レイアウトである特
   許請求の範囲第１項乃至第４項の何れか１項記載の遅延
   回路。