JPH0360527A - 多チャンネル入力方式のδσａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は多チャネル入力のΔΣ方式Ａ／Ｄ変換器に関す
る。

（従来の技術） 直流から音声帯域までの信号を高分解能で変換できるＡ
／Ｄ変換器として、最近注目されているものにΔΣ方式
Ａ／Ｄ変換器がある。

第３図は従来の単一入力のΔΣ方式Ａ／Ｄ変換器の構成
を示す図である。

アナログ入力Ａ１．、は前置フィルタ１および演算器２
を経て積分器３に入りアナログ積分され、比較器４で１
ビツトのデジタルデータに変換される。

この１ビツトのデジタルデータの一部は遅延回路５によ
り１サンプル分だけ遅延させられ、１ビツトＤ／Ａ変換
器６によりアナログ信号に戻された後、演算器２の負入
力に帰還される。これにより、積分器２は入力Ａ１と帰
還信号との差分を積分することになる。

以上説明した演算器２．積分器３．比較器４゜遅延回路
５．１ビツトＤ／Ａ変換器６は１ビツト量子化器８を構
成する。

一方、比較器４より出力される１ビットデジタル信号の
高周波数域にはノイズが重畳されているため、このノイ
ズを除去する目的でデジタルフィルタ７が設けられてい
る。

（発明が解決しようとする課題） ΔΣ方式のＡ／Ｄ変換器を多チャネル化し、多チャネル
入力を同時にサンプリングしてデジタル信号に変換する
構成とする場合、各入力チャネル毎にデジタルフィルタ
を含んだΔΣＡ／Ｄ変換器が必要となり、回路規模１部
品点数１部品費用共に入力チャネル数に比例して増大す
るという問題点がある。

本発明は上述した問題点に鑑みてなされたものであり、
その［１的はΔΣＡ／Ｄ変換器を多チャネル化しようと
した場合に、その回路構成を簡略化し、回路規模や部品
点数面での改善を図ることにある。

（課題を解決するための手段） 本発明の多チャネル方式のΔΣＡ／Ｄ変換器は、各入力
チャネル毎に設けられた量子化器と、各量子化器から得
られる量子化された信号に、Ａ／Ｄ変換レートに同期し
たマークビットを付加したものを一時的に格納するバッ
ファメモリと、該バッファメモリから読み出された前記
量子化された信号に対して、前記マークビットを参照し
て各チャネル間の同時性を維持しながら所定のデジタル
処理を施し、これによりＡ／Ｄ変換された最終的なデジ
タル信号を出力するデジタルシグナルプロセッサとを有
することを特徴とする。

（作用） 各量子化器から得られるデータを、１つのデジタルシグ
ナルプロセッサにより一括して処理し、Ａ／Ｄ変換デー
タを生成する。

また、各量子化器からの出力に、Ａ／Ｄ変換レートに同
期したマークビットを付加し、デジタルシグナルプロセ
ッサでの処理時に、そのビットを参照してそのビット基
準で処理することにより各チャネル間の時間的同時性を
保障する。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の構成を示すブロック図であ
る。

本実施例はｎ本の入力チャネルＣＩｌ　１〜Ｃｔｌｎを
有し、これら各チャネルのアナログ入力をΔΣ方式にて
Ａ／Ｄ変換するものである。

各入力チャネルには、前置フィルタ１と１ビツトの量子
化器８が設けられている。この１ビツト量子化器８は従
来例と同様に、演算器２．積分器３　比較器４．遅延回
路５．１ビツトＤ／Ａ変換器６により構成されている。

デジタルシグナルプロセッサ１４は一種のファームウェ
アであり、ソフト的手法で量子化されたデータからＡ／
Ｄ変換されたデジタル信号を発生させるものである。

ＦＩＦＯメモリ１１は、各１ビツト量子化器８と、デジ
タルシグナルプロセッサ１４との時間的な整合をとるた
めの緩衝用バッファとなるものである。

すなわち、量子化器の出力はオーバーサンプリングクロ
ックに同期して行われて定周期で行われるのに対し、デ
ジタルシグナルプロセッサ１４ての処理は一定とは限ら
ないため、この不整合を吸収するものである。

Ｄ型フリップフロップ１３は、Ａ／Ｄ変換データサンプ
リングクロックをΔΣオーバーサンプリングクロックに
同期させるために設けられている。

次に、本実施例の動作を第２図を参照して説明する。

第２図はＦＩＦＯメモリ１１に対する量子化データの書
込みタイミングを示すタミングチャートである。

各チャネルに入力されるアナログ信号は、クロック供給
線９により供給されるΔΣオーバーサンプリングクロッ
クに同期して１ビツトの量子化データに変換される。各
量子化器からの出力はデータバスＩＯを介してＦＩＦＯ
（ファーストインファーストアウト）メモリ１１に入力
され、−時的に格納される。Ａ／Ｄ変換データのサブリ
ングクロックはクロック供給線１２を介してＤ型フリプ
フロップ１３に入力され、オーバーサンプリングクロッ
クで同期化されてＦＩＦＯメモリＵに入力され、各量子
化されたデータと共に格納される。

この同期化されたクロックはデジタルシグナルプロセッ
サで信号処理する場合のマークビットとして用いられ、
Ａ／Ｄ変換時の同時性を保障するためのものである。す
なわち、デジタルシグナルプロセッサｉ４内の処理にお
いて何等かの時間的基準となるものが必要であり、この
時間的な基準となる情報をマークビットに持たせたもの
である。

マークビットと量子化されたデータのＦＩＦＯメモリ１
１への書込みは、ΔΣオーバーサンプリングクロックに
同期して行われる。

ＦＩＦＯメモリ１１へ書込まれるデータのビット数はｎ
＋１ビットであり、データ形式は最上位ビット（ＭＳＢ
）がマークビットであり、以下、チャネル１のデータ、
チャネル２のデータと順次続き、最下位ビットがチャネ
ルｎのデータとなっている。例えば、データＤ１は［０
１０・・・０］、データＤ２は［０１１・・・１］であ
り、データＤ４まではＭＳＢは零であるが、データＤ５
のＭＳＢは、データサンプリング同期化クロック（マー
クビット用信号）が入力されたため１となる。

ＦＩＦＯメモリ１１からのデータの読出しは、デジタル
シグナルプロセッサ１４から読出し信号１５をＦＩＦＯ
メモリ１１に送出することにより行われる。

この読出し信号を受けると、ＦＩＦＯメモリ１１は書込
まれた順にデータをデジタルシグナルプロセッ１４へと
出力する。

ＦＩＦＯメモリｉｔから読出されたデータは、デジタル
シグナルプロセッサ１４により処理され、最終的なデジ
タルデータに変換される。この時、読出しデータのマー
クビットを参照して本ビット基準でデータ処理すること
により、チャネル間での。

時間的なずれのないＡ／Ｄ変換データが得られる。

本実施例では、入力チャネル数が増大しても必要となる
のは入力段の前置フィルタと１ビツト量子化器のみであ
り、これらの回路は構成が比較的簡単であり、また、Ｆ
ＩＦＯメモリとデジタルシグナルプロセッサを付加して
も、各チャネル毎にデジタルフィルタを設けた場合に比
べて専有面積やコスト的にはかなり有利であり、このた
めに回路規模や部品点数等の面でかなりの改善を図るこ
とができる。

（発明の効果） 以上説明したように本発明は、従来回路に必要だったデ
ジタルフィルタを除去し、代わりに共用される一つのデ
ジタルシグナルプロセッサを用いて最終的なデジタルデ
ータを生成するため、回路構成が簡単化され、回路規模
、部品点数、部品費用の面でかなりの改善を図ることが
できる。

これにより、ΔΣＡ／Ｄ変換器の多チャネル化が容易と
なる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図はＦＩＦＯメモリＵに対する量子化データの書込
みタイミングを示すタミングチャート、第３図は従来例
のブロック図である。 ｌ・・・前置フィルタ　　　　２・・・演算器３・・・
積分器　　　　　　　４・・・比較器５・・・遅延回路 ６・・・１ビツトＤ／Ａ変換器 ８・・・１ビツト量子化器　　９・・・クロック供給線
ＩＯ・・・データバス　　　　　１１・・・ＦＩＦＯメ
モリ１２・・・クロック供給線 Ｉ３・・・Ｄ型フリップフロップ １４・・・デジタルシグナルプロセッサ１５・・・デー
タ読出し信号

Claims (1)

【特許請求の範囲】
1. 　複数の入力チャネルを有し、各入力チャネルの入力ア
   ナログ信号を同時にサンプリグする多チャネル入力方式
   のΔΣＡ／Ｄ変換器であって、各入力チャネル毎に設け
   られた量子化器と、各量子化器から得られる量子化され
   た各信号に、Ａ／Ｄ変換レートに同期したマークビット
   を付加したものを一時的に格納するバッファメモリと、
   該バッファメモリから読み出された前記量子化された信
   号に対して、前記マークビットを参照して各チャネル間
   の同時性を維持しながら所定のデジタル処理を施し、こ
   れによりＡ／Ｄ変換された最終的なデジタル信号を出力
   するデジタルシグナルプロセッサとを有する多チャンネ
   ル入力ΔΣＡ／Ｄ変換器。