JPS61122741A - デ−タアクイジシヨンシステム - Google Patents
デ−タアクイジシヨンシステムInfo
- Publication number
- JPS61122741A JPS61122741A JP24323384A JP24323384A JPS61122741A JP S61122741 A JPS61122741 A JP S61122741A JP 24323384 A JP24323384 A JP 24323384A JP 24323384 A JP24323384 A JP 24323384A JP S61122741 A JPS61122741 A JP S61122741A
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- JP
- Japan
- Prior art keywords
- signal
- sample
- sampling
- data acquisition
- acquisition system
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル処理に変換するデー
タアクイジション（データ収拾）システムに関する。
タアクイジション（データ収拾）システムに関する。
第４図はデータアクイジションシステムの従来例の構成
図、第５図はそのタイミングチャートである。
図、第５図はそのタイミングチャートである。
タイミング制御回路３はアナログ入力信号Ｓ１をＡ／Ｄ
変換中一定値に保持するためにサンプル＆ホールド回路
ｌにホールド信号Ｓｃを出力する。さらに、タイミング
制御回路３はサンプル＆ホールド回路１にアパーチャ一
時間（セットリング時間） Ｔｃ経過後、Ａ／Ｄ変換器
２にＡ／Ｄ変換開始信号Ｓ１１を出力する。 Ａ／Ｄ
変換器２はアナログ入力信号ＳＡをディジタル信号に変
換し、その間Ａ／Ｄ変換状態信号Ｓ１．：を出力して、
現在Ａ／Ｄ変換中（変換時間Ｔ１）であることをタイミ
ング制御回路３に知らせる。タイミング制御回路３はＡ
／Ｄ変換器２の変換終了を待ってサンプル信号Ｓｃを出
力しサンプル＆ホールト回路ｌをサンプル状態にする。
変換中一定値に保持するためにサンプル＆ホールド回路
ｌにホールド信号Ｓｃを出力する。さらに、タイミング
制御回路３はサンプル＆ホールド回路１にアパーチャ一
時間（セットリング時間） Ｔｃ経過後、Ａ／Ｄ変換器
２にＡ／Ｄ変換開始信号Ｓ１１を出力する。 Ａ／Ｄ
変換器２はアナログ入力信号ＳＡをディジタル信号に変
換し、その間Ａ／Ｄ変換状態信号Ｓ１．：を出力して、
現在Ａ／Ｄ変換中（変換時間Ｔ１）であることをタイミ
ング制御回路３に知らせる。タイミング制御回路３はＡ
／Ｄ変換器２の変換終了を待ってサンプル信号Ｓｃを出
力しサンプル＆ホールト回路ｌをサンプル状態にする。
タイミング制御回路３はサンプル＆ホールド回路ｌのア
クイジション時間Ｔｓ （出力電圧が落着くまでの時間
）後、再びＡ／Ｄ開始信号Ｓ１．を出力する０以上の動
作が繰返されて、アナログ入力信号Ｓ、Ａがディジタル
信号に変換される。
クイジション時間Ｔｓ （出力電圧が落着くまでの時間
）後、再びＡ／Ｄ開始信号Ｓ１．を出力する０以上の動
作が繰返されて、アナログ入力信号Ｓ、Ａがディジタル
信号に変換される。
しかしながら、一点のアナログ入力信号ＳＡをディジタ
ル信号に変換するためには、前述のように、最小でも（
Ｔｓ＋Ｔｃ＋ ＴＡ）の時間は必要であり、この時間は
回路によって決定され、この値よりサンプル間隔を短く
することはできない。
ル信号に変換するためには、前述のように、最小でも（
Ｔｓ＋Ｔｃ＋ ＴＡ）の時間は必要であり、この時間は
回路によって決定され、この値よりサンプル間隔を短く
することはできない。
このように、従来のデータアクイジションシステムでは
、サンプル＆ホールド回路のセットリング時間、 Ａ
／Ｄ変換器のコンバージョン時間等の回路素子に依存し
た時間間隔以上に高速にデータアクイジションを行なう
ことは困難である。
、サンプル＆ホールド回路のセットリング時間、 Ａ
／Ｄ変換器のコンバージョン時間等の回路素子に依存し
た時間間隔以上に高速にデータアクイジションを行なう
ことは困難である。
しかし、信号処理で取扱うアナログ信号周波数はより高
周波への傾向にあり、高速なデータアクイジションシス
テムの実現が必要である。
周波への傾向にあり、高速なデータアクイジションシス
テムの実現が必要である。
したがって１本発明の目的は、簡単な構成で。
データアクイジションを高速に行なうことができるデー
タアクイジションシステムを提供することである。
タアクイジションシステムを提供することである。
本発明は、データアクイジションシステムを複数、並列
に接続し、サンプリング時間をずらしてＡ／Ｄ変換する
ことにより、見かけ上サンプル周波数を短かくするもの
である。
に接続し、サンプリング時間をずらしてＡ／Ｄ変換する
ことにより、見かけ上サンプル周波数を短かくするもの
である。
すなわち、本発明のデータアクイジションシステムは、
アナログ信号入力端子に並列に接続されたサンプル＆ホ
ールド回路とＡ／Ｄ変換器のｎ（≧２）組と、複数のＡ
／Ｄ変換器の出力の１つを選択して出力するマルチプレ
クサと、サンプル＆ホールド回路のＡ／Ｄ変換器の各組
に所定の時間ずつずれたサンプル信号、 Ａ／Ｄ変換
開始指令信号およびマルチプレクサへ制御信号をそれぞ
れ出力するタイミング制御回路を備える。
アナログ信号入力端子に並列に接続されたサンプル＆ホ
ールド回路とＡ／Ｄ変換器のｎ（≧２）組と、複数のＡ
／Ｄ変換器の出力の１つを選択して出力するマルチプレ
クサと、サンプル＆ホールド回路のＡ／Ｄ変換器の各組
に所定の時間ずつずれたサンプル信号、 Ａ／Ｄ変換
開始指令信号およびマルチプレクサへ制御信号をそれぞ
れ出力するタイミング制御回路を備える。
本発明の実施例について図面を参照しながら説明する。
第１図は本発明によるデータアクイジションシステムの
一実施例のブロック図、第２図は第１図の各部の信号の
タイムチャートである。
一実施例のブロック図、第２図は第１図の各部の信号の
タイムチャートである。
本実施例のデータアクイジションシステムは。
チャンネルｌのサンプル＆ホールド回路１１およびＡ／
Ｄ変換器２１と、チャンネル２のサンプル＆ホールド回
路１２およびＡ／Ｄ変換器２２とサンプル＆ホールド回
路とＡ／Ｄ変換器を２組備えている。ディジタルマルチ
ブレク３０はこれらチャンネル１．２の出力の１つを選
択して出力する。タイミング制御回路／Ｄは（丁ｃ＋
ＴＡ ＋ Ｔｓ） ／ ２だけずれたサンプル＆ホール
ド指令信号ｓＧ、 、 Ｓｏ２．そしてアパーチャ
一時間Ｔｃ経過後Ａ／Ｄ変換開始指令信号ＳＩＩ＋
ｌ ５Ｉ）２ を各チャンネル１．２に出力し、そ
の結果各チャンネル１．２のＡ／Ｄ変換＄２１．２２か
らＡ／Ｄ変換状態出力信号Ｓ 、艇 が入力する、そ
して、タイミング制御回路／Ｄは、変換時間ＴＡの間、
”無効”、サンプリング開始から次のＡ／口変換開始指
令信号の間”有効“となるチャンネル制御信号Ｓ、、Ｓ
２をディジタルマルチプレクサ３０に出力し、その結果
、サンプル＆ホールド出力Ｓ、Ｓ、、２ のＡ／Ｄ変換
値がディジタル信号チプレクサ３０から（Ｔｃ＋ Ｔ、
、十丁り／２（７）間隔で交互に出力される。すなわち
１本実施例では従来のデータアクイジションシステム（
第４図）に比べて、アナログ入力信号Ｓ１、に対するサ
ンプル周波数が２倍に上がったことになる。
Ｄ変換器２１と、チャンネル２のサンプル＆ホールド回
路１２およびＡ／Ｄ変換器２２とサンプル＆ホールド回
路とＡ／Ｄ変換器を２組備えている。ディジタルマルチ
ブレク３０はこれらチャンネル１．２の出力の１つを選
択して出力する。タイミング制御回路／Ｄは（丁ｃ＋
ＴＡ ＋ Ｔｓ） ／ ２だけずれたサンプル＆ホール
ド指令信号ｓＧ、 、 Ｓｏ２．そしてアパーチャ
一時間Ｔｃ経過後Ａ／Ｄ変換開始指令信号ＳＩＩ＋
ｌ ５Ｉ）２ を各チャンネル１．２に出力し、そ
の結果各チャンネル１．２のＡ／Ｄ変換＄２１．２２か
らＡ／Ｄ変換状態出力信号Ｓ 、艇 が入力する、そ
して、タイミング制御回路／Ｄは、変換時間ＴＡの間、
”無効”、サンプリング開始から次のＡ／口変換開始指
令信号の間”有効“となるチャンネル制御信号Ｓ、、Ｓ
２をディジタルマルチプレクサ３０に出力し、その結果
、サンプル＆ホールド出力Ｓ、Ｓ、、２ のＡ／Ｄ変換
値がディジタル信号チプレクサ３０から（Ｔｃ＋ Ｔ、
、十丁り／２（７）間隔で交互に出力される。すなわち
１本実施例では従来のデータアクイジションシステム（
第４図）に比べて、アナログ入力信号Ｓ１、に対するサ
ンプル周波数が２倍に上がったことになる。
このように一般にデータアクイジションシステムをｎ段
並列に接続すれば、サンプル間隔をｌ／ｎに短縮でき、
１段に比べてサンプル周波数がｎ倍の性能を有すること
が可能となる。
並列に接続すれば、サンプル間隔をｌ／ｎに短縮でき、
１段に比べてサンプル周波数がｎ倍の性能を有すること
が可能となる。
なお、複雑なタイミング制御は、タイミング制御回路／
Ｄに、高速のマイクロプロセッサを使用することで実現
できる。
Ｄに、高速のマイクロプロセッサを使用することで実現
できる。
第３図は本発明のデータアクイジションシステムによる
入力アナログ信号に対する変換出力波形を従来例と比較
して示した図である。
入力アナログ信号に対する変換出力波形を従来例と比較
して示した図である。
従来（Ｎ＝１）に比べて段数Ｎを増やす程（Ｎ＝２．Ｎ
＝３）、入力アナログ信号により近づくことがわかる。
＝３）、入力アナログ信号により近づくことがわかる。
なお、サンプル間隔はｌ ／ ｎでなくでもよい。
ただし、カレントフローの場合、変換時間のムダ時間は
処理しようがないので、ＦＦＴやマトリクス演算等のデ
ータを蓄積してから処理する場合に。
処理しようがないので、ＦＦＴやマトリクス演算等のデ
ータを蓄積してから処理する場合に。
より有効となる。
本発明は以上説明したようにサンプル＆ホールト回路と
Ａ／Ｄ変換器を複数組設け、これらへのサンプル周波
数をずらすようにしたので、サンプル周波数の向上が容
易に実現可能になり、信号処理でのＦＦＴやマトリクス
演算でのデータ入力が高速に処理できる。
Ａ／Ｄ変換器を複数組設け、これらへのサンプル周波
数をずらすようにしたので、サンプル周波数の向上が容
易に実現可能になり、信号処理でのＦＦＴやマトリクス
演算でのデータ入力が高速に処理できる。
本発明は市販の汎用の高精度、低速Ａ／口を並列接続し
て高速、高精度を実現することができる。
て高速、高精度を実現することができる。
市販の高精度タイプでは、分解能１２ビット変換時間
１．５ｇ、ｓ（バーブラウン社）が最高速であり。
１．５ｇ、ｓ（バーブラウン社）が最高速であり。
２段でも有効と思われる。
第１図は本発明によるデータアクイジションシステムの
一実施例のブロック図、第２図は第１図の各部の信号の
タイムチャート、第３図は本発明による入力アナログ信
号に対する変換出力を従来例に対比した波形図、第４図
はデータアクイジションシステムの従来例のブロック図
、第５図は第４図の各部のタイムチャートである。 ／Ｄ：タイミング制御回路 １１．１２：サンプル色ホール１回路 ２１、２２： Ａ／Ｄ変換器 ３０：ディジタルマルチプレクサ Ｓ７、：アナログ入力信号 ５口、、ｓＢ２ ：サンプル＆ホールド出方ｓ、、
、 ｓｏ２：サンプル＆ボールド指令信号 Ｓ、、、 、 Ｓ ： Ａ／Ｄ変換開始指令
信号ｓ、ｓ、□ ：Ａ／Ｄ変換状態出力信号Ｅ。 Ｓ、 、 Ｓ２：チャンネル制御信号 第３図 第４図 第５図
一実施例のブロック図、第２図は第１図の各部の信号の
タイムチャート、第３図は本発明による入力アナログ信
号に対する変換出力を従来例に対比した波形図、第４図
はデータアクイジションシステムの従来例のブロック図
、第５図は第４図の各部のタイムチャートである。 ／Ｄ：タイミング制御回路 １１．１２：サンプル色ホール１回路 ２１、２２： Ａ／Ｄ変換器 ３０：ディジタルマルチプレクサ Ｓ７、：アナログ入力信号 ５口、、ｓＢ２ ：サンプル＆ホールド出方ｓ、、
、 ｓｏ２：サンプル＆ボールド指令信号 Ｓ、、、 、 Ｓ ： Ａ／Ｄ変換開始指令
信号ｓ、ｓ、□ ：Ａ／Ｄ変換状態出力信号Ｅ。 Ｓ、 、 Ｓ２：チャンネル制御信号 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 アナログ信号をディジタル信号に変換するデータアクイ
ジョンシステムにおいて、 アナログ信号入力端子に並列に接続された、サンプル＆
ホールド回路とＡ／Ｄ変換器のｎ（≧２）組と、これら
複数のＡ／Ｄ変換器の出力の１つを選択して出力するマ
ルチプレクサと、サンプル＆ホールド回路のＡ／Ｄ変換
器の各組に所定の時間ずつずれたサンプル信号、Ａ／Ｄ
変換指令信号および前記マルチプレクサへ制御信号をそ
れぞれ出力するタイミング制御回路を備えたことを特徴
とするデータアクイジションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24323384A JPS61122741A (ja) | 1984-11-20 | 1984-11-20 | デ−タアクイジシヨンシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24323384A JPS61122741A (ja) | 1984-11-20 | 1984-11-20 | デ−タアクイジシヨンシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61122741A true JPS61122741A (ja) | 1986-06-10 |
Family
ID=17100813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24323384A Pending JPS61122741A (ja) | 1984-11-20 | 1984-11-20 | デ−タアクイジシヨンシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185225A (ja) * | 1987-01-28 | 1988-07-30 | Yokogawa Electric Corp | 波形記憶装置 |
-
1984
- 1984-11-20 JP JP24323384A patent/JPS61122741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185225A (ja) * | 1987-01-28 | 1988-07-30 | Yokogawa Electric Corp | 波形記憶装置 |
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