JPH0360551A - 知的ネットワークインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は直列通信ネットワーク（回路網）に係わり、詳
細・にはディジタルプロセッサを直列通信ネットワーク
に接続するためのインタフェースに関する。

［従来の技術］ 多くの直列通信ネットワークが商業分野や工場に於いて
見られる。商業環境に於いては、例えば「イーサネット
」という商標で売られているローカルエリアネットワー
クはパーソナルコンピュータ、表示端末、小型計算機、
大型計算機、印字装置およびディスク駆動装置を互いに
システムとして結合し、この中でデータは構成装置の間
を高速で伝達される。同様に工場環境に於いては、商標
名ｒＭＡＰＪで売られているローカルエリアネットワー
クは個々の制御装置を表示端末、小型計算機、大型計算
機、計算機支援設計システム、計算機支援製造システム
、計算機支援エンジニアリングステーションおよびディ
スク駆動装置とを結合している。直列通信ネットワーク
の種類は急増しており、ある種の環境に於いては標準化
の努力がなされているにもかかわらず、現在百を超える
異なるネットワークが使われておりその数は増え続けて
いる。

商用環境での使用を目的としてディジタルプロセッサを
設計する場合、設計者はその処理装置を直列通信ネット
ワークに接続するための戦略的判断をしなければならな
い。例えば、プロセッサがｒＶＭＥ　　ＢＵＳＪ−ｔ’
）ｒＭＬＪＴＩＲＬＪｓＪ（７）様なバックブレーンを
有する場合、このバックブレーン用の回路基板が各々の
通信ネットワークに対して設計される。種々のブＯｔ？
ツサ回路基板および通信インタフェース基板をバックプ
レーンとして設計でき、任意の組合せで使うことが出来
る。−方ディジタルプロセッサがバックプレーンを採用
しない場合には、通信ネットワークのインタフェースは
ディジタルプロセッサの一部として構成される。このよ
うな場合、各々のディジタルプロセッサは特定の通信ネ
ットワ〜り上で動作するように設計され構成されなけれ
ばならず、また仮に多くのネットワークに対応する場合
には各々のネットワークに対して組み込み形インタフェ
ース回路を備えたブ・ロセッナを提供しなければならな
い。

言葉を代えて言えば、もしも製造者が性能および容潰の
異なる三種類のディジタル１０セツナを提供し、これら
のブロヒッナが規定された環境の三つの異なる通信ネッ
トワーク上で動作しなければならないとすると、共通バ
ックブレーンアーキテクチＩＰを使用する場合には六つ
の回路基板製品を供給しなければならず、通信インタフ
ェースをプロセッサの一部として組み込む場合には九つ
の異なる製品を用意しなければならないということであ
る。

製造者が異なるアーキテクチャの広範な種類のディジタ
ルプロセッサ製品を供給し、これらのプロセッサが使用
される環境で非常に多くの通信ネットワークが存在する
場合には困難な選択をしなければならない。例えば本特
許の出願人でもあるアレン・ブラッドレイ社は、合衆国
特許第４，５０４．９２７号に記載されているような小
型低価格のプログラム可能制ｍ＋装置や、合衆国特許第
４゜５２７．２５０号に記載されているようなプログラ
ミング端末を製造しているがこれらはバックプレーンを
採用していない。当社はまた合衆国特許第４．４４３．
８６５号記載の中型プログラム可能制御装置も供給して
おりこれにはひとつのバックプレーンが採用されている
、また合衆国特許第４．４４２，５０４号記載の大型プ
ログラム可能制御装置は別のバックプレーンを採用し、
合衆国特許第４．２２８．４９５号記載の数値制御装置
はさらに別の複数のバックプレーンを採用し、そして合
衆国特許出願中の１９８６年１１月７日受付の明１１ｉ
１番号第９２８，５２９号に記載のセルＩ制御装置はざ
らに別のバックプレーンを採用している。明らかにこれ
らのブ［］セッサ製品の各々およびこれらが工場で対面
づる通信ネットワークの各々に対して通信インタフェー
スモジュールや回路を用意しておくことは商業的に実現
出来るような話ではない。

［発明の目的と要約１ 本発明は知的通信インタフェース回路に係わり、広範な
ディジタルプロセッサをベースとした製品に接続され・
る直列通信ネットワークを可能とする通信インタフェー
ス回路に関する。さらに詳細には、本発明は通信ネット
ワークに接続し、その上でメツセージデータの送受信を
行うネットワークアクセス装置と、ネットワークアクセ
ス装置で送信されるメツセージデータを格納しネットワ
ークアクセス装置が受信したメツセージデータを格納す
るための共有記憶装置と、共有記憶装置をネットワーク
アクセス装置および主処理装置に結合するための共有デ
ータバスと共有アドレスバス、それに主処理装置、共有
記憶装置およびネットワークアクセス装置とに結合され
たインタフェース制御器とで構成され：インタフェース
制御器は主処理装置と相互に受け入れ可能なハードウェ
アインタフェースパラメータを調整するように動作可能
であることを特徴とする。

本発明の一般的な目的は、種々の通信ネットワークに適
合するディジタル処理袋＠製品ファミリのインタフェー
スとして要求される製品の数を減少しかつ簡単にするこ
とである。知的通信回路は処理装置の一部としで組み込
まれた形で、または処理装置のバックプレーンに接続す
る分離型回路基板やモジュールとして構築できる。ディ
ジタル処理装置は共有データおよびアドレスバスに接続
する装置と、知的通信インタフェース回路と調整を実行
するための装置とを有する。ｖＩ４ｖの結果各各のディ
ジタル処理装置のハードウェア特性はインタフェース回
路の知るところとなり、これはその結果に従って動作を
適合させる。従って単一の知的通信インタフェース回路
は、各々の通信ネットワークプロトコル用に構成でき、
回路はファミリに属する全てのディジタル処理装置に自
動的に適合する。

本発明の別の目的は、通信ネットワークと共に使用され
るインタフェース処理装置のコストを低減することであ
る。さらに設計、製造、販売および開発コストの低減は
市場要求に適合するために要求される製品種類の減少を
もたらすので、量産効果もまた実現できる。例えば、あ
る特定の通信ネットワークプロトコルのネットワークア
クセス装置として・注文作製の集積回路が採用されてい
る。

この同一の回路はその特定ネットワークブ０トコルに接
続されるファミリーの全ての処理装置に採用できるので
、初期コストが高くても元がとれるだけ十分な酢が製造
できる。

本発明のさらに別の目的は、処理装置と特定ネットワー
クとの間のネットワークインタフェースの設計を簡単化
する事である。処理装置の設計者はただ共有バスに接続
し、調整を実行する装置を用意するだけで良い。知的通
信インタフェース回路はそれ自身の動作が処理装置の設
計と矛盾しないように自動的に適合する。

本発明の先述の、またその他の目的および長所は以下の
説明で明かとなろう。説明は、本発明の一部を構成する
添付図を参照してなされるが、これらは本発明の提出さ
れた実施例を図示する目的で示されている。そのような
実施例は本発明の全ての範囲を表す必要はないが、発明
の範囲の解釈は添付の特許請求の範囲によってなされる
。

［実施例］ 第１図に於てブＯグラム可能１１１１１［Ｉ装置１０は
ラック１２に格納されており、このラックは複数のプリ
ント回路基板を受ける一連のスロットを有する。これら
の機能基板は、ラック１２の裏面に沿って延びバックブ
レーン１１を構成する母板と接続する。バックブレーン
１１は複数のモジュール接続器を有しこれらはバックプ
レーン上の導電性パターンで相互接続されている。バッ
クブレーン１１は一連の信号バスを提供し、これらにモ
ジュールが接続される。ラック１２には、電源供給モジ
ュール１４、システム制御！１ｌｖ装置１６、いくつか
のプログラム実行処理モジュール１８および複数の遠隔
入出力走査モジュール２０が収納されている。ラック１
２の物理的構成は本特許と同一の委譲穴に委譲された合
衆国特許出願箱０６／９０９゜７１０号、１９８６年９
月２２日登録、に開示されている。

最大四つまでの遠隔入出力走査モジュール２０が制御器
ｆｆ１１０と外部遠隔入出カラツク１７とを例えばリン
ク１５の様な直列入出力データバスを介して接続・する
。各々の遠隔入出カラツク１７は複数のローカル入出カ
モジュール１９を有しこれらはＩ／ｌ　１１　ＩＩ回器
上個別の検出器および駆動器に結合されている。ローカ
ル入出カモジュール１９には多くの種類があって、例え
ば直流入出力、交流入出力、アナログ入出力および開ル
ープまたは閉ループ位置調整モジュールが挙げられる。

遠隔入出カラツク１７はまたアダプタモジュール１９′
を有し、これは合衆国特許第４．４１３．３１９号に開
示されているようなものであって、これは直列通信ネッ
トワーク１５に接続され、メツセージデータをローカル
入出カモジュール１９とネットワーク１５との間で結合
する。

システム制ｔｉｌｌ装置１６はケーブル２２を介してプ
ログラミング端末２４に接続されており、これは顧客の
プログラムをプログラム可能制御装置にロードしその動
作を構築すると同時にその性能を監視する。端末２４は
顧客がシステムの制御プログラムを開発出来るようにプ
ログラムされたパーソナルコンピュータである。制御プ
ログラムはブ０グラム可能１ＩＪｔＥ装置にダウンロー
ドされ、さらに監視する必要がなければ端末２４をシス
テム制御Ｉ装置１６から切り離すことも可能である。シ
ステム制ｔＩＩＩ装置１６はまたケーブル２６を介して
ローカルエリアネットワーク２８に接続することもでき
、これを介してデータおよびプログラム指令を受信した
り、同様に状態情報および報告データを中央コンピュー
タに送ることが出来る。このことにより中央コンピュー
タまたはψ央の端末で、工場の床に置かれている複数の
プログラム可能制御装置のプログラムを作成したり動作
の操作を行うことが可能となる。

特に第２図に於て、システム制御装置１６はプログラム
可能制御ｌ装買と外部端末およびローカルエリアネット
ワークとの通信インタフェースを提供する。システム制
御装置１６はまたシステム管理機能をも実施し、システ
ム状態表示および管理連絡をバックブレーン１１に対し
て実行する。プログラム可能制御装置の通常動作時は、
システム制御装＠１６はこれに接続されでいる外部装置
、例えばネツ・トワーク２８およびプログラミング端末
２４との間の通信を司る。重要な仕事のひとつは、端末
２４との通信であって、オペレータがシステムの運転状
態を監視したり異常な検出器や駆動装置を検出できるよ
うな情報を提供することである。システム！１ＩＩＩＩ
装＠１６で管理遂行されるもうひとつの仕事は、ローカ
ルエリアネットワーク２８を介して中央コンピュータま
たは系列のプログラム可能制御装置とデータ変換を行う
ことである。このことにより中央コンピュータがひとつ
または複数のプログラム可能！１ＩＩｌｌ装置からその
操業に関する統計値を集めることが可能となる。

システム制御装置１６はバックブレーンバス２１−２３
に接続し、三つの部分に分割されている二バックブレー
ンインタフェース部：処理装置部：そして通信部である
。バックブレーンインタフェース部は全ラックモジュー
ルのバックブレーンに対する連絡を監督管理し、同時に
システム制御装置１６自体のバックブレーン１１に対す
るインタフェースとして動作する。処理装置部は制御装
置１０に対する監惜管理７０グラムを実行する。通信部
は第一に、直列通信線２５を介しての外部端末２４との
通信、および線路２６を介してのローカルエリアネット
ワーク２８との通信に責任を持つ。

第２図に於て、処理装置部は一組のバスに連結されてお
り、これらは１ｉｌＩｌＩＩ線６１．１６ビットデータ
バス６２および２３ビットアドレスバス６３で構成され
ている。これらのバスへの連絡は調整回路６４でυｉｍ
＋されている。処理装置部は例えばモトローラ社製のモ
デル６８０１０のような１６ビットマイクロプロセツサ
６６を中心に構成されており、読み取り専用メモリ６８
に記憶されているプログラムコードを実行する。６８０
１０マイクロプロセツサは４本的にメモリマツプ装置で
あって直接接続された入出力線は持たない。従って処理
装置上のその他の部品素子への連絡はバス６３上に当該
アドレスを流して行わなければならない。マイクロプロ
セッサ６６から送られるアドレス情報はアドレス解読回
路７０ｒ！読され、アクセスされた・部品素子に対して
適切な制ｍ信号を発する。処理装置部はまた割り込み処
理装置７２を有し、これはマイクロプロセッサ６６の割
り込み処理を制御し適切な指令アドレスベクトルを提供
する。

データ伝送承認およびバスエラー（ＤＴＡＣＫ／ＢＥＲ
Ｒ）回路７４もまた処理装置部′ｇＡ１１６１に接続さ
れている。回路７４は処理装置部内の種棒の部品素子か
らの信号に応答しデータ伝送完了承認を行ったり、誤っ
たアドレス指定やデータ伝送の失敗が生じた際にはバス
エラー信号を発生する。これらの信号はマイクロプロセ
ッサ６６で実行され、これは修正行動を行う、、処理装
置部はまたクロック回路８９を有し、これは主システム
ク０ツクと実時間クロックとを有する。システム状態回
路８８は全システム１０の状態に関する入力信号を受信
しその状態の表示を行う。

システムＩＩＩ　ｍ装置１６の主随時読み取り書き込み
可能メモリ（ＲＡＭ）６９もまた処理装置バス６１−６
３に接続されている。ＲＡＭ６９は全制御装ＶＩ１１０
のシステム記憶装置として働く静的記ｇ！装置である。

主記憶装置６９はシステム内の他のモジュールからバッ
クプレーン１１を経由して直接アクセス可能であって、
マイクロプロセッサ６６の仲介を受ける必要はない。

さらに第２図に於て、システム制６１１Ｑ置１６の処理
装置部はラック１２のバックプレーンバスのインタフェ
ースともなっており、これは両方のバスに共に接続され
ている複数の部品素子を介して実現されている。特にバ
ックプレーンデータバス２２は処理装置データバス６２
に一組の双方向データ伝送ゲート７８によって、バック
プレーンアドレスバス２３は処理＠置アドレスバス６３
にもうひとつの双方向ゲート７６によって接続されてい
る。システム制御装置１６がプログラム可能制御装２ｔ
１０のバックプレーン１１に対してυＪｉｌｔの実行を
試みる際には、主モードａｉｌＪｔ１１回路８１は処理
装置バス６１上の信号に応答し、ラック１２内のその他
のモジュールにアクセスするためにバックプレーンＩｌ
ｌ　Ｉａババス１上に適切な制Ｗ信号を発する。

ラック１２内部のその他のモジュールが例えば主ＲＡ　
Ｍ　６９の内容を読みとるといったように、シスデム！
ｌ１１６ａ装置１６にアクセスを試みる場合にはシステ
ム制御装置はこのその他のモジュールによってバックプ
レーン１１の制御に従属する。この環境下ではシステム
ｌｌ１１１＠装置１６内部の従属モード制御回路８２は
バックプレーンアドレスバス２３上に現れるシステム制
御装置のアドレス信号および、その他のモジュールから
導かれるバックプレーンバス２１の制ｍ線上の制御信号
に応答する。応答に際して従属モード制御回路８２は伝
送ゲート７６および７８に信号を発し、その他のバック
プレーンモジュールがシステム制御装置ｉ！ｆ１６にア
クセス出来る状態とする。後者の場合主モード制御回路
８１は休止状態となっている。二つのバスゲート７６お
よび７８は主モードまたは従属モードｆｌｉｌＪｔＭ１
回路８１および８２からバックプレーン通信のモードに
依存して制御バス６１の線を経由して可能制御信号を受
信する。

バックプレーン仲裁回路８４はバックプレーン１１への
アクセスを監惰管理しシステム内のモジュールからのア
クセス要求が衝突することを回避している。バックプレ
ーン仲裁回路８４は、複数のモジュールが同時にバック
プレーンにアクセスを試みた場合にどのアクセス要求を
認めるかの決定を行うために回転式優先度方式を採用し
ている。

回転式優先度方式では、モジュールがバックプレーン１
１の制御をｔｌｌ、棄する度に優先順位が移動する。

入出力走査モジュール２０は入力検出器データを収集し
、これは処Ｐｌ！装蛸モジュール１８でのプログラム実
行時に使用される。第１図および第３図に於て、遠隔入
出力走査モジュール２０はプログラム可能制御装＠１０
を、入力装置または出力装置とプログラム可能制御装置
１０とのインタフェースを構成している個別入出カモジ
ュール１９を内蔵するひとつまたは複数の遠隔入出カラ
ツク１７と連結している。各々の走査モジュール２０は
遠隔人出カラツク１７に接続された人力装置の状態に従
属・する入力データを周期的に要求しそれをモジユール
の入力イメージテーブルに記憶し、例えば処理装置モジ
ュール１８の様なその他のｔ＋Ｉ制御器が読み取れるよ
うにしている。走査モジュール２０はまた、例えば処理
装置モジュール１８の様なその他の制ｍｉモジュールか
ら受信する出力データのイメージテーブルをも有する。

走査モジュールの出力イメージテーブル内の最新の出力
データは定期的な間隔でそれぞれの遠隔入出力ラッり１
７に伝送されこれらのラックに接続されている種々の駆
動機の制御に使われる。

各々の遠隔入出力走査モジュール２０は三本のバックプ
レーンバス２１−２３に接続する。入出力走査装置１ｆ
２０は二組の内部バスをｈする：記憶装置アクセスバス
１２１−１２３およびマイクロプロセッサバス１３１−
１３３はバックプレーン１１に一組のアドレスバスゲー
ト１２４および一組のデータバスゲート１２６を介して
接続されている。これらの伝送ゲートの各々は内部バス
ｌｌＮ１１回路１２８で！１１１１され、これは記憶装
置ｉｌｌ　Ｉｎバス１２１経由で、ゲート１２４および
１２６に信号を送る。主ＲＡＭ１３４と示されている、
ローカル随時読み取り書き込み可能メモリは、三本の記
憶装置バス１２１−１２３に結合されている。これは遠
隔入出カラツク１７から入出力走査装置２０に入力され
た検出器情報である入力イメージテーブルを記憶すると
共に、遠隔入出カラツク１７に出力される出力データの
出力イメージテーブルをも記憶している。

内部バス制御回路１２８はまた制御信号を人出力データ
仲裁回路１３０にも送り、これはバックプレーン１１お
よびマイクロプロセッサバス１３１−１３３から記憶装
置バス１２１−１２３へのアクセス要求の衝突を回避す
る。二組の伝送ゲート、すなわちアドレスゲート１３６
および双方向ゲート１３８は記憶装置バス１２１−１２
３をマイクロブ０セッサバス１３１−１３３に内部接続
し、１ｌｌｔ！ａ信号を記憶装Ｍυ制御バス１２１経由
で人出力データ仲裁回路１３０から受信する。

遠隔入出力走査袋ｆｆ１２０の運転は８ビットマイクロ
ブロセ・ツサ１４０で制御され、これは三本のマイクロ
プロセッサバス１３１−１３３に接続されている。マイ
クロブ０ヒツサ１４０はゲイログ社の２８０として購入
可能であり、内部に記憶されたプログラムに応じて動作
し、主ＲＡＭ１３４から通信部１４１にメツセージデー
タを送ったり、通信部１４１からメツセージデータを受
信する。

通信部１４１はメツセージデータをマイクロプロセッサ
１４０と各々の直列リンク１５との間で結合する。

以上記述したモジュールは本発明が使用される環境で典
型的なものである。多くの機能を実行する主処理装置（
例えばマイクロプロセッサ６６または１４０）はまた、
ひとつまたは複数の直列通信リンクまたはネットワーク
を介して通信をしなければならない。主処理装置はメツ
セージデータを通信ネットワークと通信部を経由して交
換するが、この通信部はメツセージデータの送受信に必
要な特定のネットワークのプロトコル実行の責任を有す
る。主処理装＠は、メツセージデータを含むデータを、
通信部と共有している記憶装置から読みとることもまた
共有記憶装置にデータを書き込むことも出来る。このよ
うな読み取りおよび書き込み機能はその通りに実行する
ことも出来るが、データ伝送量（すなわち８．１６また
は３２ビット〉は主処理装置毎にかなり変動する。本発
明は知的通信インタフェース回路であって、これは通信
部として使用でき、任意の個別の主処理装置毎に使用さ
れる動作パラメータをその都度仲裁し取り決めることに
依ってそのような変動に自動的に適合するものである。

従って特定のロカールエリアネットワークで使用される
通信部は、以上記述した主処理装置の広範な変動に自動
的に適合出来るようなものとして構築される。

第４図に於て、通信インタフェース回路の提出された実
施例は、二本の直列通信リンク２００または２０１のい
づれかに依って主処理装置と結合できるように設計され
ている。主処理装置く第４図には図示性ず）は通信イン
タフェース回路に一組の双方向ゲート２０２を介して接
続し、この双方向ゲートは主処理装置のデータバス２０
３を共有データバス２０４にリンクする。主処理装置の
アドレスバス２０５は１５ビット共有アドレスバス２０
６に一組の１５個のゲート２０７で結合されており、こ
れは論理低信号が１ｌＩｔｌｌ１２０８を通して”ｅｎ
“に入力されたときに、データゲート２０２と一緒に動
作可能状態となる。主処理＠置は読み取りまたは書き込
みサイクルを’　ｒｅｑｕｅｓｔ　ｎ制ｍ線２０５に使
用宣言を行うことから開始し、インタフェース回路２１
０は共有バス２０４および２０６へのアクセスが許可さ
れる場合に、ＤＴＡＣＫ制御１１Ｓ１２１６の使用宣言
を行うことで要求の承認を行う。主処理装置の読み取り
／書き込み制１１１１１２０９はデータゲート２０２を
通って伝送されるデータの方向を決定する。

共有バス２０４および２０６は共有励時読み取り書き込
み可能メモリ（ＲＡＭ）２１１に接続され、これはイン
タフェース回路２１０よりＷＥ制＠１１２１２およびＩ
Ｃ８制御０ｉ１２１３経由でＩｌｌ　ＩＩＩされている
。インタフェース回路２１０はまた共有バス２０４およ
び２０６にも接続され、これはｅｎ制ｔＩｌ線２０８に
働きかけて主処理装置が共有ＲＡＭ２１１にアクセス可
能となるようにしている。

以下にさらに詳細に説明されるように、共有Ｒ八Ｍ２１
１は、主処理装置と通信インタフェースとの間の、メツ
セージデータを含む情報の変換装置として働く。メツセ
ージデータは共有ＲＡＭ２１１に主処理装置またはイン
タフェース回路２１０のいずれかより書き込まれ、その
他の装置はその存在を知らされた後でメツセージデータ
を読みとることが出来る。また以下に詳細に記述するよ
うに、主処理装置と適切に動作するように通信インタフ
ェース回路から要求されたデータは共有ＲＡＭ２１１に
記憶され、特定用途に向けて通信インタフェースが構築
された仕様に従って記憶される。

さらに第４図に於て、インタフェース回路２１０は特定
用途集積回路（ＡＳＩＣ）であって、多くの機能を実現
する。第一に共有ＲＡＭ２１１へのアクセス・を仲裁し
共有ＲＡＭ２１１への読み取り書き込みサイクルをＩＩ
Ｉ　ＩＩＩする。これはまたメツセージデータを共有Ｒ
ＡＭ２１１からＡチ１？ンネルトランシーバ２２０また
はＢチャンネルトランシーバ２２１のいずれかに通過さ
せ、またトランシーバ２２０または２２１からのメツセ
ージデータを共有ＲＡＭ２１１に逆に通過させる。これ
はまたインタフェース制御器２２２が共有ＲＡＭ２１１
からのデータ読みとりやデータ書き込みを許可している
。

インタフェース回路２１０の動作はインタフェースｔｒ
ｉｍＩ器２２２で１７Ｉｍされており、このｔ！制御器
はザイログ社製のモデル“スーパー８“プログラム内蔵
マイクロコンピュータである。インタフェース制御器２
２２はインタフェース回路２１０に８ビットデータ／ア
ドレスバス２２３、および８ビットアドレスバス２２４
および一組の制御線を介して接続されている。１６ビッ
トアドレスがバス２２３および２２４に供給されたとき
には、信号がＡｓ制ｗＪ１１２２５に立てられ、８ビッ
トデータがバス２２３に供給されたときには、信号はＤ
Ｓ＆ｌＩ！１１１ｉ１２２６ｋｍ立テラレル。バス２２
３上のデータ伝送方向はＲ／　Ｗ　ｔｉｌｌ　ＩＩＩ線
２２７の論理状態で決定される。以上のバスおよび制御
線はインタフェース制御器２２２で駆動されるが、多く
の制ｉｌ線はインタフェース回路２１０で駆動される。

これらの中にはインタフェース制ａｌｌ器２２２を待状
態とするＷＡ　Ｉ　Ｔｅ１ｍ線２２８と、まとめて２２
９で表わされている一連の割り込み線およびフラッフ線
が含まれる。

インタフェースυ制御器２２２は主処理装置に一組のｔ
ｉ制御線でリンクされている。これらにはインタフェー
ス制御器２２２で立てられる主処理装置割り込み１Ｉｔ
ｌＪＩ！Ｉ　（ＩＮＴＥＲＲＵＰＴ　Ｔｏ　８０６丁〉
２３０が含まれておりこれは主処理装置に信号を送り共
有ＲＡＭ２１１内部のある種のデータ構造の読み取りを
指令する。同様に主処理装置は１ｉｌｌＸｌ装置割り込
ミ＜　ＩＮＴＥＲＲＵＰＴ　ＴＯＣ０１４ＴＲＯＬＬＥ
Ｒ）　ＩＩＪｔｌｌｌ線２３１経出でインタフェース制
御器２２２に割り込みをかけることが出来て、これはイ
ンタフェース制御器２２２に・信号を送り主処理装置か
らの情報を共有ＲＡＭ２１１から読みとるように指令す
る。最後にＴ　Ｍ　Ｅ　ｔｉｌ制御線２３２は主処理装
置で立てられ、これはインタフェース制御器２２２に信
号を送りその動作をテストモードとするように指令する
。

第４図および第５図に於て、インタフェース回路２１０
はトランシーバ２２０および２２１を共有ＲＡＭ２１１
にリンクしインターフェイスｉｌＪ　ｌ器２２２を共有
ＲＡＭ２１１にリンクする。チャンネルＡトランシーバ
２２０は線路２５０を介してチャンネルＡ直列プロトコ
ル機械２５１に接続され、チャンネルＢトランシーバ２
２１は線路２５２を介してチャンネルＢ直列プロトコル
機械（点線で輪郭を示す２５３）に接続されている。

直列プロトコル機械２５１および２５３の構造および動
作は同じである。

直列プロトコル機械２５１および２５３でやりとりされ
るメツセージデータは共有ＲＡＭ２１１に８ビットデー
タバス２５５および八個−組の双方向データゲート２５
６経由で接続されている。

Ｄ　Ｍ　Ａ　ＩＪ　ｔｌｌ器２５７は共有ＲＡＭ２１１
との間のデータのやりとりを、その共有アドレスバス２
０６上に１５個一組のアドレスゲート２５８を介してア
ドレス情報を生成して実行している。共有バス２０４お
よび２０６の制御は調整制御回路２６０で決定され、こ
れは主処理装置、インタフェース制御器２２２およびＤ
ＭＡｌｌ１ｍＷ２５７（７）ＡおよびＢチャンネルから
の要求を調整する。

さらにまだ、第４図および第５図に於て、インタフェー
ス！ＩＪ　ａｌｌバス２２３および２２４は８本−組の
双方向ゲート２６２および８本−組のアドレスゲート２
６３を介してインタフェース回路２１０に接続されてい
る。Ｄ　Ｓ　ｔｉｌ制御線２２６で示されるようにバス
２２３上にデータが存在するときには双方向ゲート２６
２は通過可能となりデータはＲ／　Ｗ　ＩＩＪ　ｔｌＤ
線２２７で示された方向にこの中を運ばれる。このデー
タは８ビットデータバス２６３に供給され、これは続い
て別の８本−組の双方向データゲート２６４に依って８
ビットデータバス２５５に結合されている。この様にデ
ータは共有ＲＡＭ２１・１からデータバス２６３および
ゲート２６２を介してインタフェース制御器２２２とや
りとりされる。バス２６３上のデータはまたＤＭＡ制御
器２５７へも運ばれ、インタフェース制御器２２２にＤ
　Ｍ　Ａ　Ｉｌ制御器が生成した記憶装置アドレスを設
定できるようにする。これはまたタイマ２６６および処
理装置状態レジスタ２６８にも結合されている。インタ
フェース制御器２２２はこの様にデータをタイマ２６６
に書き込み、これは直列プロトコル機械２５１および２
５３に於て、ローカルエリアネットワークが必要とする
特定のタイミング要求に適合する。インタフェース制御
器２２２はまたデータをレジスタ２６８にも書き込むが
、これはインタフェース回路２１０の動作を制御しなが
ら、インタフェースＩｔ、１１１１器２２２は別の機能
を遂行する。インタフェース制御器２２２は処理装置状
態レジスタ２６８を読み取り、任意の時刻にインタフェ
ース回路２１０の状態を判定する。処理装置状態レジス
タ２６８の内容は表Ａに提示されている。

表　　　Ａ 処理装置状態レジスタ ４ビット　　マンチェスタ符号化器が「有効マンチェス
タ」を表示する前に幾つの有 効ビットを受信しなければならない かを示す。

１ビット　　有効マンチェスタ信号が存在する。

１ビット　　キャリア検出。

１ビット　　異常検出。

８ビット　　局アドレス。

４ビット　　受信用先入れ先出しバッファの充足状態。

３ビット　　パケット送信前に送信するプレアンブルフ
ラッグ数。

８ビット　　命令送信後伝送器を占有するビット数。

１ビット　　伝送器占有状態。

１ビット　　受信器占有状態。

受信器徴候レジスター−「不良パケット］検出時マ・イ
クロブロヒッサに割り込みをかける。

受信用先入れ先出しバ・ソファ満杯。

マンチェスタコード喪失。

パケット長不足。

パケット長過大。

受信メツセージ中断。

ＣＲＣ異常。

空の受信用先入れ先出しバッファか らの読みだし。

送信徴候レジスター− 送信用先入れ先出しバッファ欠乏 （空）。

開始フラグ過多。

満杯の送信用先入れ先出しバッファ への書き込み。

Ａ　Ｓ　ｔｉｌｌ　ｔｌｌ線２２５で示されるようにイ
ンタフェース＆ｌＩ　ｍ器２２２がアドレスをそのバス
２２３に送ると、これはアドレスランチ２７０でラッチ
される。続いてアドレスの上位８ビットがバス２２４上
に送られると完全な１６ビットアドレスがアドレスバス
２７１に供給される。このアドレスは符号解読器２７２
で解読され、データバス２６３に接続されたひとつの装
置が特定される。さらに、かりに共有ＲＡＭ２１１が指
定されると、解読器２７２は調整ｔ１１制御回路２６０
に要求を出し、インタフェース制御ｆ！！２２２に対し
て処理装置インタフェースＩＩＩ　ＩＩＩ器２６７から
制御線２２８経由で待機信号が発せられる。アクセス許
可が出ると、この待機信号は取り除かれ、−組のアドレ
スゲート２７３が可能化されて、インタフェース制御器
２２２で生成されたアドレスがゲート２５８経由で共有
アドレスバス２０６に結合される。

上記のバスおよびゲートを通してインタフェース制御器
２２２は共有ＲＡＭ２１１に完全にアクセス可能であり
、ここで主処理装置との間で情報交換が行える。さらに
インタフェース１Ｉ１１１１Ｉ器２２２は直列プロトコ
ル機械２５１および２５３の動作を定義し、制紳し、か
つ監視することが出来る。

第５図に於て、直列プロトコル機械２５１および２５３
は・これらが接続されているローカルエリアネットワー
クで使用されるビット主体のプロトコル構造を取り扱う
。これらはしばしば口ＤＬＣエンジンと呼ばれ、ローカ
ルエリアネットワークプロトコルのパケット情報を直列
形式で送信および受信する。各々はフラッグ、零挿入お
よび削除、それにＣＲＣのチエツクおよび生成を行う。

各々の直列プロトコル機械２５１および２５３はマンチ
ェスタ符号解読器３００で受信された全てのデータバイ
トを、受信用先入れ先出し記憶装置２８０に移す受信部
と、送信用先入れ先出し記憶装置２８１の内部にロード
された全てのデータバイトをマンチェスタ符号化器３０
１を通して送信する送信部とに分割される。

受信部は受信ｔｉ制御器３０２でＩＩＩＩ！Ｉされこれ
はその機能要素の各々に接続されている。データパケッ
トがマンチェスタ符号解読器３００を通して受信される
と、その中のアドレス部分が回路３０３でチエツクされ
た後、直列並列変換１ａ３０４に直列伝送される。もし
もそのアドレスがこの局のローカルアドレスに対応しな
い場合は、そのデータパケットは無視される。それ以外
の場合、データパケットは直列並列変換器３０４で８ビ
ットデータに変換されそのデータのバイトは受信用先入
れ先出し記憶装置２８０に貯えられる。パケット終了フ
ラグの前の最後の２バイトは巡回冗長化チエツク符号（
ＣＲＣ）数であり、これはＣＲＣチエッカ３０５で発生
された数と比較される。数が一致するとデータパケット
の正しい送信が行われたということであって、これは受
信用先入れ先出し記憶装Ｆｉ２８０に送られる。インタ
フェース１１１１１１器２２２（第４図）への割り込み
が実行されて、データパケットが受信されたことを指示
する。もしもＣＲＣバイトが送信に誤りが有ったことを
示すと、ＣＲＣチエッカ３０５はインタフェース制御器
２２２に対する割り込みを発生し誤りビットが受信徴候
レジスタにセットされ、インタフェースｔ、ｌＩ＠器２
２２に問題発生を通知する。

送信部は送信υｌ１ｌ）器３０６で０１ｍされ、これは
機能要素の各々に接続されている。送信部はインタフェ
ース・制御器２２２から送信用先入れ先出し記憶装置２
８１内に記憶されているデータメツセージを送るように
指令される。送信器はデータパケットのプレアンブルビ
ットの送信をマンチェスタ符号化器３０１を通して自動
的に開始し、次にデータバイトが送信用先入れ先出し記
憶装置から読み出され並列直列変換器３０７に供給され
る。

データは直列ビット列に変換され、これは送信を行うた
めにマンチェスタ符号化器３０１に送られる。ＣＲＣ発
生器３０８は送信データパケット中の全ビットを監視し
、最後のデータビットが送信されたときにＣＲＣ発生器
３０Ｂは１６ビットＣＲＣ数を生成し、これは先に記述
したように別の局で受信された時にデータパケットの完
全さをチエツクするために使用される。

直列プロトコル機械２５１および２５３を実現するため
に使用できる方法には多くのものがあり、それらの詳細
設計は本発明の主題ではない。例えばこれらの機能の多
くは、集積回路の形で商業的に購入できるユニバーサル
非同期式受信／送信器（ＬＪＡＲＴｓ）で実施できるで
あろう。これはマンチェスタ符号化器および符号解読器
それに先入れ先出し記憶装置についても同様である。し
かしながら先に記述したように直列プロトコル機械２５
１および２５３のｉ能要素は、提出された実施例に於い
てはＡＳＩＣの一部として組み込まれており、これはま
た第５図に示すようにその他の機能素子も含んでいる。

実際このＡＳＩＣを通信応用の広範な分野で使用できる
ようにし、その設計、開発および設！費用を商業的に見
合うものとすることは本発明の目的のひとつである。

先に記述したように、共有ＲＡＭ２１１はデータ構造が
組み込まれており、これは通信インタフェース回路を、
それが接続されメツセージデータを交換している個々の
主処理装置に適合できるようにしている。これらの組み
込み形データ構造は一般化されて第６図に示されており
、以下に更に詳細に記述する。

第６図に於いて、共有ＲＡＭ２１１はデータをセグメン
トに分けて記憶している。第一セグメント３５０は・調
整セグメントであり、これは３２バイトのデータを含み
、電源投入時に主処理装置と通信インタフェース回路と
の間の通信特性を調整するために使用される。このセグ
メント３５０は後で詳細に説明する。

第二セグメントは同定セグメント３５２であって、ここ
には通信インタフェース回路のシリーズ番号および改訂
番号を示す情報が含まれている。

第三セグメント３５１はディレクトリセグメントであっ
て、ここにはセグメント記述の配列が含まれており、こ
れは各々のセグメントの共有ＲＡＭ２１１内での開始ア
ドレス、各セグメントの大きさ、セグメントの種類、お
よびセグメントの例で構成されている。ディレクトリセ
グメント３５１は共有ＲＡＭ２１１内のその他のセグメ
ントの目次である。セグメントの種類は：０−！ｍｌ整
セグメント １−セグメントディレクトリ ２−同定セグメント ４−チャンネルセグメント ５−内部処理装置ハンドシェークフラグ６−選択セグメ
ント である。

例は個々の種類のセグメントの番号を示している。

例えば、提出された実施例には二つのチャンネルセグメ
ント３５５および３５６があり、これらはその例番号″
Ｏ“および５１″で識別されている。

ディレクトリセグメント３５１の次にはハンドシェーク
セグメント３５４があってこれは共有ＲＡＭ２１１内の
チャンネル毎に８個の８ビットからなるワードを占有し
ている。第１２図に示すように、ハンドシェークセグメ
ント３５４は主処理装置からインタフニースミ制御器２
２２への割り込みに関するフラグを格納する４ワード３
７〇−３７３と、インタフェースｆ１．ｌｊｌ器２２２
から主処理装置への割り込みに関するフラグを格納する
４ワード３７４−３７７とで構成されている。更に詳細
には、主処理装置がインタフェース制御器２２２に割り
込みをかけたときにワード３７０内のフラグが設定され
る。インタフェース制ａ′ａ２２２はこれら・のフラグ
を読み取り、とれが設定されているかを判断して割り込
み処理を行う。第一番目のフラグはチャンネルＡのリセ
ットを示しており、続く四つのフラグはそれぞれ四つの
チャンネルＡアクセス用先入れ先出し記憶装置に処理要
求が有ることを示し、さらに次の四つのフラグはそれぞ
れ四つのチャンネルＡ管理先入れ先出し記憶装置に処理
要求が有ることを示す。インタフェース制御器２２２は
割り込みの承認をワード３７１内の対応するフラグを立
てて示し、要求された割り込み処理を実行する。ハンド
シェークセグメント３５４内のワード３７２および３７
３はワード３７０および３７１と同一であるが、これら
はチャンネルＢに関する。

ハンドシェークセグメント３５４内の最後の四ワード３
７４−３７７は同一の手順で構成されるが、ワード３７
４および３７６内の割り込みフラグはインタフェースＩ
Ｉ御器２２２で設定され割り込み処理は主処理装置で行
われる。主処理装置は割り込みの承認をワード３７５ま
たは３７７内の対応するフラグをたてて示し、適切な割
り込み処理作業を実行する。

要約すると、ハンドシェークセグメント３５４は、一対
の割り込み線を通して入力される主処理装置またはイン
タフニースミ制御器２２２からの多くの割り込みの多重
化処理装置として動作している。割り込みは互いに対と
なってているワード３７０−３７１．３７２−３７３．
３７４−３７５および３７６−３７７内の対応するビッ
トが逆の状態になっているときに、通知される。主処理
装置はそれ自身のフラグのみを立てることが出来、また
インタフェース制郊器２２２はそのフラグのみを立てる
ことが出来る。しかしながら両方とも全てのフラグを読
むことは出来て、割り込み要求がなされているか、また
その要求された割り込みが処理されたかの判断は行える
。この技法を用いることにより、どちらの処理装置もい
かなる場合も、共有ＲＡＭ２１１から締め出されること
は無くなる。

さらに第５図に於いて、共有ＲＡＭ２１１内の次の二つ
の・セグメントはインタフェース回路２１０（第６図〉
のＡチャンネルおよびＢチャンネルを通って運ばれるメ
ツセージに関するデータを記憶する。更に詳細にはセグ
メント３５５は先入れ先出し記憶装置、メツセージヘッ
ダ部、バッファヘッダ部およびチャンネルＡを通る通信
に関するバッファから成り、セグメント３５６はチャン
ネルＢを通る通信に関する同様のデータ構造から成って
いる。二つのセグメント３５５および３５６は同様なの
で、その一方のみを詳細に説明する。

第１３図に於いて、主処理装置およびインタフェースｔ
ｉｎ器２２２の間を共有ＲＡＭ２１１を経由して運ばれ
る各々のメツセージは、メツセージヘッダ、ひとつまた
は複数のバッフ７ヘツダおよび各々のバッファヘッダに
関連するデータバッフ戸で構成されている。メツセージ
ヘッダは３７８に連結されたデータ構造として描かれて
おり、その各々のメツセージヘッダは以下の情報を有し
ている： ＮＥＸＴ　　　　・このメツセージに関する後続バッフ
ァヘッダのポインタ。

５ＥＲＶＩＣＥ　　・このメツセージで実行される処理
。

ＰＲＩＯＲＩＴＹ　　・プロトコルが異なるレベルの優
先順位をサポートする場合のこのメツセ ージの優先順位レベル。

５ＴＡＴＵＳ　　　−送信結果 〇−送信確認 １−非送信確認 ２−送信非確認 ３−非送信非１１ｇ認 ＩＩＥＭＳＯＮ　　　・失敗理由を示すエラーフード。

ＤＥＳＴＩＮＡＴＩＯＮ　ＡＤＤＲＥＳＳ　Ｃ０ＵＮＴ
・送り先アドレスで要求されるバイト 数。

ＤＥＳＴＩＮＡＴＩＯＮ　　ＮＥＴ）ＩＯＲＫ　　Ａｕ
ＤＲＥＳＳ・このメツセージの送り先。

５Ｏ１ｌＲＣ［ＡＤＤＲＥＳＳ　ＣＯｊｌＭＴ・送信元
アドレス定義に必要なバイト 数。

５ＯＩＩＲＣＥ　ＮＥＩＩＩＩＯＲＫ　ＡＤＤＲＥＳＳ
・・このメツセージの送信元。

ＳＡＰ　ＴＹＰＥ　　◆このメツセージで使用されるサ
ービスアクセスポイントの種類。

ＤＳＡＰ　　　　・送り先サービスアクセスポイント数
。

５ＳＡＰ　　　　・送信元サービスアクセスポイント数
。

ＢＵＦＦＥＲＨＥＡＤＥＲＰＯＩＮＴＥｒｌ・このメツ
セージに関する第一バッフ ７ヘツダのアドレス。

ＴＡＧ　　　　・使用者定義領域。

バッファヘッダは第１３図の３７９に連結されたデータ
構造として示されている。各々のバッファは以下の情報
を持っている： ＮＥＸＴ　　　　・このメツセージに関する後続バッフ
ァヘッダのポインタ。

ＤＡＴＡ　　　　・このバッファヘッダに関するバッフ
ァのポインタ。

５Ｉ２Ｆ　　　　・関連するバッファ内のデータバイト
数。

バッファは３８０に示されており、各々はバッファヘッ
ダ３７９のひとつにＩＩｌ迩する、連続したバイト列で
ある。主処理装置またはインタフェース制御器２２２は
これらのデータバッファ３８０のひとつまたはいくつか
で構成されたメツセージをメツセージデータをその中に
貯えることで形威し、次にこれらをそれに関連するバッ
ファヘッダ３７９とリンクする。

さらに第１３図に於いて、主処理装置がメツセージの生
成を行う場合は、矢印３８２で示すように、要求用先入
れ先出し記憶装置３８１内のそのメツセージに対するヘ
ッダにポインタを設定する。

要求用先入れ先出し記憶装置３８１ｔよそのようなポイ
ンタの配列であって、以下の設定情報で構成されている
： １４ＥＸＴ　ＩＮ　　・主処理装置の指標であって、メ
ツセージヘッダポインタを記憶できる先 入れ先出し記憶装置内の次の場所を 示す。

ＮＥＸＴ　０ＩＪＩ　　・インタフェース制御器の指標
であって、読み込み処理すべき次のメツセ ージポインタを示す。

１４ＲＡＰ　ＨＡＳに・・このフィールドを使用する二
つの指標ラップ、そして ＩＦＬＡＧ　ＮＵＭＢＥＲ・この先入れ先出し記憶装置
で使用される割り込みフラグビット数 インタフェース制御器２２２に割り込みがかけられると
、これは矢印３８３で示されるように要求用先入れ先出
し記憶装置から次のメツセージポインタを読み取り、指
示されたメツセージヘッダ３７８とバッファヘッダ３７
９で指示された関連するデータ３８０を読み取りメツセ
ージを形成する。メツセージの受信が完了して処理され
たことの確認を、矢印３８５に示すように確認用先入れ
先出し記憶装置３８４内の同一メツセージヘッダにポイ
ンタを書き込むことにより行う。先入れ先出し記憶装置
３８４の構造は先入れ先出し記憶装着３８１と同様であ
って、主処理装置に割り込みがかけられた時には、主処
理装置は矢印３８６で示すように確認用先入れ先出し記
憶装置３８４から次のメツセージヘッダポインタを読み
とる。次に主処理装ｄは指示されたメツセージヘッダを
共有ＲＡＭ２１１から読み込み、指示されたメツセージ
の処理が実行されたことの確認を行う。

同様のデータｌｌＩ造がインタフェースＩｔ、ＩＩ御器
２２２で生成されたメツセージにも存在する。さらに第
１３図に於いて、インタフェース制御器２２２がネット
ワーク上にメツセージを受信したときに、そのメツセー
ジデータを共有ＲＡＭ２１１内の可変バッファ３８０に
、またメツセージヘッダを可変メツセージヘッダ３７８
に記憶する。次にポインタを指示用先入れ先出し記憶装
置３８７内のメツセージヘッダ３７８に矢印３８８で示
すように記憶し、主処理装置に対して割り込みをかける
。

主処理装置は指示先入れ先出し記憶装置３８７内の次ポ
インタを、矢印３８９で示すように読み込み、ヘッダ及
びメツセージデータは共有ＲＡＭ２１１から読み込まれ
る。次に主処理装置はポインタを受付先入れ先出し記憶
装２３９０に、矢印３９１で示すように書き込み、イン
タフェース１ｉｌＪ　ａ器２２２に対して割り込みをか
ける。インタフェース制御器２２２はポインタを受付先
入れ先出し記憶装置３・９０から読み込み、矢印３９２
で示すように、メツセージが主処理装置で受ｕ句１ノら
れたことを確認する。

再び第１２図に於いて、ハンドシェイクセグメントは各
々四つの先入れ先出し記憶装置３８１゜３８４．３８７
および３９０に対して割り込みフラグを有する。更に詳
細には、主処理装置は四つの受付フラグで構成されたチ
ャンネルへの四つの先入れ先出し記憶装置に対応するワ
ード３７０内に割り込みをかけ、一方ワード３７２はチ
ャンネルＢの四つの先入れ先出し記憶装置に対応してい
る。同様にインタフェース制御器ワード３７４はＡチャ
ンネルの四つの先入れ先出し記憶装置に対応する四つの
受付フラグで構成され、インタフェース制御器ワード３
７６はＢチャンネルの四つの先入れ先出し記憶装置に対
応する四つの受付フラグで構成されている。これらのフ
ラグは他の処理装置から割り込みをかけられた処理装置
が、先入れ先出し記憶装置を適切に読み取れるようにし
ている。

共有ＲＡＭ２１１内（第７図〉のチャンネルセグメント
３５５および３５６もまた、ネットワーク管理機能に関
連したデータ構造を記憶している。

これらは四つの管理用先入れ先出し記憶袋ｄとそれに関
連するメツセージヘッダ、バッファヘッダおよびバッフ
ァ（図示せず〉とで構成されでおり、これらは先に記述
したように動作する。さらにハンドシェークセグメント
３５４（第１２図）の各ワード３７０−３７７の中には
四つの管理割り込みフラグが存在し、これは主処理装置
およびインタフェース制ｔｉｌｌ器２２２が適切に管理
用先入れ先出し記憶装置を処理できるようにしている。

本発明はインタノエース制ｔＩＩ器２２２が接続されて
いる特定主処理装置に対して適合する方法を、特に対象
としている。システムに電源が投入された時点で、通信
インタフェース回路は調整工程を実行し、次にインタフ
ェース制御器２２２に記憶されたプログラムの指示に従
って構築工程を実行する。このプログラムの詳細記述を
行う前に調整および構築工程の概要を説明する。

調整はり・セット後、または電源投入後に一度実行され
、全チャンネルを対象とする。インタフェース制御器２
２２と主処理装置の間のパラメータの固定リストが調整
される必要がある。−度パラメータが十分に調整される
とこれは直ちに主処理装冒／インタフェースｆ、１３６
１１器回路インターフェイスに対して影響を与え、その
影響は継続する。また調整フェーズの間、主処理装置は
共有ＲＡＭ２１１に直接アクセスし区間デープルは使用
しない。

この様な状態はこれが実行されている瞬間だけである。

各々のパラメータは以下の手順で調整される：通信イン
タフェース回路はその優先権を共有ＲＡＭ２１１内の規
定された場所のパラメータに設定して調整を開始する；
次に主処理装置への割り込み線２３０にパルスを送るこ
とによって主処理装置に割り込みがかけられる。もしも
主処理装置が反対提案を返してきた場合は、その提案を
同じ場所に設置し、制御器への割り込み１０２３１にパ
ルスを送り、通信インタフェース回路に割り込みをかけ
る。これは−回の二相周期で完了する。

次に通信インタフェース回路は別の提案をｈい、この周
期が繰り返される。いつの時点でも主処理装置は通信イ
ンタフェース回路の最新提案を反対提案を送ることなく
制ｔＩｌｉへの割り込み線２３１ヘパルスを送ることに
依って受領できる。この最後のハンドシェーク周期の完
了をもって、パラメータ調整は完了する。もしも数周明
後に主処理装置が通信インタフェース回路と相性が合わ
ないと判断すると、調整は中止される。そして主処理装
置はこれをとがめて、エラーを報告する。

通信インタフェース回路の電源投入によって開始される
調整の数は固定されている。各々のパラメータに対して
提案値の順序は決められていて、提案が整合しない不確
定ループが生じることを防止している。

調整されるパラメータは第７図に示されている。

各々のパラメータは調整セグメント３５０内の特定の場
所に置かれていて、予め決められた大きさを有する。調
整セグメント３５０のパラメータ指標３６０は・、現在
調整下にあるパラメータを示す指標である。現在のパラ
メータ位置は、パラメータ指標３６０の値を共有ＲＡＭ
２１１の基本アドレスに加算することにより容易に計算
できる。

最初に調整されるべきパラメータは、主処理装置データ
バスの幅と、主処理装置の記憶装置内部で記憶されてい
るバイトデータの高位および低位バイトの順番である。

このパラメータが有ることに依って、通信インタフェー
ス回路は異なる太きさおよび型の主処理装置に適合可能
となる。例えば、モトローラ６８０１０”；’イク口プ
ロセッサ６６は、先に示した第２図のシステム制御器で
採用されているが、これは１６ビットデータであり高位
バイトが先に来るアーキテクチャであり、一方策３図の
入出力走査装置内のサイログ２８０マイクロプロセツサ
１４０は８ビットデータで低位バイトが先に来るアーキ
テクチャである。データバス幅およびバイト順序ワード
３６１内の２ビットはバスのサイズを決定し、べつの２
ビットはバイト順序を以下に示すように決定する： バス寸法値 ０Ｏ−８ビットデータバス（デフォルト値）０１−１６
ビットデータバス １０−３２ビットデータバス １１−子備 バイト順序 Ｏ〇−低位バイトが低位アドレスに格納され、高位バイ
トが高位アドレスに格納されている。

Ｏｌ−低位バイトが高位アドレスに格納され、高位バイ
トが低位アドレスに格納されている。

１０−子備。

１１−子備。

このパラメータの調整が他のパラメータのＨＩ３夢と異
なっているのは、パラメータ値が共有ＲＡＭ２１１の第
一バイト内に置かれており、パラメータ指標３６０が使
用されていない点である。第一バイトはバス２０６内の
全アドレス線が低信号状態の時に指定されるアドレスで
ある。この位置は調整された・バス幅またはバイト順序
に関係なく共通である。

通信インタフェース回路はこの調整を自身のバスサイズ
（提出された実施例では８ビット）を提案することに依
って開始する。もしも主処理装置のデータバス幅が小さ
い場合にはそのバス幅とすべく反対する。もしも主処理
装置のバス幅がより広い場合は通信インタフェース回路
の提案を受け入れる。いずれの場合にせよ、この調整が
完了したときには二つのデータバス幅の内の小さい方が
使用され、大きいデータバス幅を有する装置は小さな方
のバス幅に適応しなければならない。例えば提出された
実施例の通信インタフェース回路が１６ビットデータバ
スを有する主処理装置と共に使用されるとすると、主処
理装置は双方向ゲート２０２（第４図）に接続されてい
るそのデータバス線の低位８ビットのみにデータを供給
することによって、より小さなサイズのデータバスに適
応しなければならない。

その次に調整されるパラメータはＤＴΔＣＫタイミング
である。このパラメータはＤＴＡＣＫタイミングワード
３６２内の単一ビットとして格納されており、そこで「
０」は通信インタフェース回路が共有バス２０４にデー
タを流したすこし後にＤＴＡＣＫ信号を発生することを
示し、「１」はＤＴＡＣＫ信号をより早く提供して記憶
装置読み取りをより早く実行する主処理装置に適合する
場合を示ｔ、、このパラメータを選択することに依って
通信インタフェース回路を異なる記憶装置読み取り周期
を有する主処理装置に適合できるようにしている。

その次に調整されるパラメータは通信インタフェース回
路がサポートする改訂または世代番号を示す一バイト数
である。通信インタフェース回路はそれがサポートする
最高位世代（零が最低位）を提案する。主処理装置側が
反対提案する場合は低位世代数の場合のみである。しか
しながら通信インタフェース回路が過去の全世代をサポ
ートする必要は無く、もしも主処理Ｈｆｉと通信インタ
フェース回路とが折り合わないと判断される場合は調整
は終了・し、通信インタフェース回路はリセット持状態
に入る。調整された世代数は調整セグメント３５０内の
３６３に格納される。

四番目の調整パラメータは、主処理装置で生成される整
数およびポインタの大きさを示す。これは調整セグメン
ト３５０内の３６４に格納された一ビットであって、「
１」の場合は３２ビット整数およびポインタを示し、デ
フォルト値であるｒＯＪは１６ビットポインタおよび整
数を示す。

次のパラメータは共有ＲＡＭ２１１の基本または開始ア
ドレスを示す。これは調整セグメント３５０の３６５に
２バイトを占有する。通信インタフェース回路は、基本
アドレスとして００００１６からＦＦ０Ｏ１６を提案す
る。これと同じ範囲の反対提案であれば、何でも受領で
きる。受領可能範囲外の反対提案がなされた場合は、通
信インタフェース回路は再調整を行う必要がある。もし
も主処理装置がＦＦ０Ｏ１６よりも大きな基本アドレス
を要求した場合には、基本アドレスを０ＯＯＯ１６と調
整し通信インタフェース回路は独立に基本アドレス指定
を行う。

最後の調整パラメータは主処理装置および通信インタフ
ェース回路がサポートするセグメントタイプのクラスで
ある。先に記述したように、共有ＲＡＭ２１１の中には
適切な動作を保証するために存在しなければならないあ
る種のセグメントタイプと、個々の通信プロトコルに依
存するある種のタイプとが存在する。通信インタフェー
ス回路は最高位のセグメント記述子を提案する。主処理
装置側の反対提案は低位側に対して行えるのみである。

しかしながら通信インタフェース回路がサポート出来る
のは、定義されたクラスの部分集合のみなので、従って
主処理装置が低位クラスのセグメント記述子を反対提案
してきた場合には通信インタフェース回路はより低位の
クラスをさらに反対提案することも出来る。調整が繰り
返される回数は固定されている、なぜならいずれのイン
タフェース回路もクラスＯをサポートする事は要求され
ているからである。その結果は調整セグメント３５０の
３６６に格納される。

次に擬似・調整周期を経て調整は終了する。通信インタ
フェース回路はパラメータ指標３６０をＦＦ１６に設定
し主処理装置に割り込みをかける。

主処理＠置は通信インタフェース回路に割り込み調整番
、Ｌ終了する。この最終周期の問いかなるデータも実際
には送信されない。

以上示したように、インタフェース１ｌＪｉｌｌ器２２
２の基本機能は、共有ＲＡＭ２１１とインタフェース回
路２１０（第４図）との間でメツセージの中継を行うこ
とである。これはこの機能およびその読み取り専用内部
記憶装置（図示性ず〉に格納されたプログラムで指示さ
れるその他の機能を実行する。これらプログラムの多く
は割り込みで起動されるものであって、処理ルーチンを
含み、これらは主処理装置から線２３１経由で割り込み
を受信したときに実行され、処理ルーチンはインタフェ
ース回路２１０のＡチャンネルまたはＢチャンネルから
割り込みを受信したときに実行される。

しかしながらインタ゛ノエースｔｌＪｔｌｌｆｉ２２２
で実行される主プログラムが第８図に示されており次に
詳細に説明する。

第８図に於て、インタフェース制御器２２２の電源が投
入されるか、または物理的にリセットされると、処理ブ
ロック４００で示される一組の命令が診断機能を実施す
るために実行される。例えば共有ＲＡＭ２１１の無欠性
が完全にチエツクされる。これに続いて処理ブロック４
０１に示される一組の命令が実行され、パラメータセッ
トの調整を行いこれに従って、共有ＲＡＭ２１１を介し
てインタフェースｔ１１制御器２２２と主処理装置との
間の通信をいかに行うかが決定される。プログラムのこ
の部分は後はど第９図を参照してさらに詳細に説明する
。

続く調整に依って、処理ブロック４０２に示すように二
つのチャンネルの各々の構成が行われる。

各々の物理チ１１ンネルのアクセスおよびプロトコル初
期値は予め定められているが、その他の選択を行うこと
もまた可能である。更に詳細には、共有ＲＡＭ２１１（
第６図）の各々のチャンネルセグメント３５５および３
５６の中には選択セグメント（図示・せず）があって、
これは主処理装置で読みとることが出来て、初期値と異
なる動作パラメータを選択するために使用することがで
きる。

例えば各々のチャンネルは四つの「アクセス」タイプの
ひとつに設定できる＝（１）ローカルエリアネットワー
ク上のアクティブノード：　（２）　０−カルエリアネ
ットワーク上の非アクテイブノード；（３）直列入出力
リンク上の走査器またはアダプタ二または（４）二つの
ローカルエリアネットワークのブリッジとしてである。

これらのアクセスタイプの各々に対して主処ｔｉＩ！装
置で選択できる種々のプロトコルを定義するメニ１−が
あって、各々の選択可能プロトコルはプロトコルの動作
パラメータ値（すなわちボーレート、パリティ等）を有
する。各々のチャンネルの構築が完了すると、チャンネ
ルは動作開始または「オンライン］状態となる。

さらに第８８に於て、構築が完了した後者々の物理チャ
ンネルは交互にサービスされる。これは４０３で示され
るサブルーチンをコールする事で実現され、このサブル
ーチンではチャンネル間コンチクストが切り替えられる
。このフンチクスト切り替えは、マイクロプロセッサの
レジスタの値を保存しもう一方のチャンネルのレジスタ
愉をロードして行われる。次に判断ブロック４０４でチ
ャンネルが動作可能であるか否かを判断するためのチエ
ツクがなされ、その次に判断ブロック４０５で、そのチ
ャンネルの受信用先入れ先出し記憶装ｆｆ１２８０　＜
第５図）内に入力メツセージが存在するか否かの判定を
するためのチエツクが行われる。もしも存在する場合は
そのメツセージは受信用先入れ先出し記憶装置２８０か
ら読み込まれ、処理ブロック４０６に示すように共有Ｒ
ＡＭ２１１内未使用バツフア３８０に書き込まれる。対
応するバッファヘッダ３７９およびメツセージヘッダ３
７８が生成され、メツセージヘッダ３７８に対応するポ
インタが指示先入れ先出し記憶装置３８７（第１３図）
の次のエントリ部に格納される。

処理ブロック４０７に示すように、ハンドシェークセグ
メント内の適切なフラグが設定され主処理装置は入力メ
ツセージを処理するために割り込みがかけられ・る。

判定ブロック４０５で判断されるようにもしも入力メツ
セージが存在しない場合は、判定ブロック４０８でチエ
ツクがなされ、主処理装置によって共有ＲＡＭ２１１内
に送信用メツセージが登録されているか否かの判断がな
される。もしもそのような場合は、要求先入れ先出し記
憶装置３８１内のポインタが読み込まれ、指示されたメ
ツセージヘッダ３７８、バッファヘッダ３７９およびい
くつかのバッファ３８０　（第１３図）が共有ＲＡＭ２
１１から処理ブロック４０９で示されるように、チャン
ネルの先入れ先出し記憶装置２８１（第５図）に送られ
る。次に同一のメツセージヘッダポインタが共有ＲＡＭ
２１ｉ内の確認先入れ先出し記憶装置に書き込まれ、主
９８ｙ＠装置は処理ブロック４１０で割り込みがかけら
れ、メツセージの処理がなされたことを示す。

インタフェース制御器２２２は連続器にこのプログラム
を周期的に実行し、コンチクストはふたつのチャンネル
間で切り替えられる。その結果いずれのチャンネルで受
信されたメツセージも主処理装置に対して通過し、主処
理装置から受信したメツセージは適切な連続リンク上に
送信するために通過する。

第９図に於いて、調整工程は通信インタフェース回路に
よって開始されるが、これはインタフェース１ｉ１１１
！Ｉｌ器２２２で実行されるあらかじめ登録されている
プログラムの指示に従って行われる。このプログラムは
４５０に入り、処理ブロック４５１でパラメータ指標お
よび選択カウンタがリセットされる。さきに記述したよ
うに、調整セグメント〈第７図〉内の６個のパラメータ
を示すパラメータ指標が調整される。選択カウンタは提
案されるべき調整パラメータの一つの組を指示する。

パラメータ指標および選択カウンタを使用することによ
り、次に提案されるべきパラメータ値があらかじめ格納
されているテーブル５１０から、処理ブロック４５２で
示すように読み込まれる。

テーブル５１０は第１０図に示されている。パラメータ
指標はこのテーブル５１０内の列を選択し、選択カラン
・りはその列の入力箇所を示す。各々のダ１はパラメー
タ値の表であって、これらは通信インタフェース回路で
サポートされている物であって、提出された順序に従っ
て並んでいる。選択されたパラメータ値は処理ブロック
４５３で示されるように共有ＲＡＭ２１１の調整セグメ
ント３５０内に書き込まれ、処理ブロック４５４で主処
理装置の割り込みが要求される。

通信インタフェース回路は主処理装置が提案された値を
読み込み、受け入れるかまたは反対提案をするのを待機
している。主処理装置がその応答を、インタフェースυ
制御器２２２に割り込みをかけることで信号を発すると
、主処理装置によって提案された値は４５５で示すよう
に共有ＲＡＭ２１１から読み込まれる。もしもその値が
通信インタフェース回路から提案された物と同一の場合
は、システムは判定ブロック４５６で分岐し、もしもそ
の反対提案が受け入れられる物で有れば、システムは４
６２で分岐し、パラメータ指標は４５７で更新されて次
のパラメータの調整に入る。もしも提案された値と反対
提案された偵とが互いに相いれない場合は、システムの
ループは処理ブロック４６３で選択カウンタを更新した
後、元に戻って次のパラメータ値を表５１０から読み出
す。このように各々のパラメータ値が提案され、各々の
パラメータ値が十分に調整されるように一つのループが
確立されており、第二ループは選択カウンタが処理ブロ
ック４５８でリセットされ、判定ブロック４５９で最終
パラメータの調整完了が確認されるまで、後続のパラメ
ータの調整が継続される。次にパラメータ指標が４６０
でｒＦＦＪ　　（１６進数）に設定され、主処理装置は
再び４６１で割り込みをかけられて調整工程の終了信号
を発する。主処理装置が割り込みに対して応答したとき
に、調整は完了し処理は４６４から抜けでる。

第９図の流れ図は、−膜化された調整プログラムを表し
、任意の数のパラメータ、任意の数の選択でも調整可能
である。パラメータおよび選択数が少ない場合には、も
つと簡単なプログラムが採用できる。そのようなプログ
ラム例がソースリストの形で付・録（ＡＰＰＥＮＤＩＸ
）　Ａに示されている。

主処理装置はインタフェース制御器２２２からの割り込
みに、割り込み処理プログラムを実行することにより応
答する。そのような割り込み処理ルーチンの流れ図が第
１１図に示されている。これは第９図に示す一般化され
た１０グラムと共に動作する一般化された調整プログラ
ムであるが、付録Ａの７０グラムと共に動作するもっと
特定のプログラムはソースリストの形で付録（ＡＰＰＥ
ＮＤ　ＩＸ　）Ｂに示されている。この処理ルーチンで
実施される機能は、割り込み処理としてではなく別のタ
スクとして、主処理装置でも実施されることを理解され
たい。

第１１図に於いて、主処理装置に割り込みがかけられた
ときに、これは調整フラグをチエツクし調整工程が進ん
でいるかの判断を行う。もしも判定ブロック５００で判
断されるように、これが進んでいない場合は処理ブロッ
ク５０１で示すようにシステムは分岐し、共有ＲＡＭ２
１１からメツセージデータを読み込む。そうでない場合
は、パラメータ指標の値が共有ＲＡＭ２１１から読み込
まれ、調整工程がどの段階にいるかの判断を行う。

判定ブロック５０２で示ずように、もしも調整が完了し
ているとシステムは分岐し、処理ブロック５０３で調整
フラグがリセットされる。その他の場合は提案されたパ
ラメータ値が共有ＲＡＭ２１１の調整セグメントから読
み込まれ、この値は主処理装置から提供されたパラメー
タ値と判定ブロック５０４で比較される。提案された値
が受け入れられると、パラメータ値は５０５に於いて後
で使用するために主処理装置で保存され、処理ブロック
５０６でインタフェース制御器２２２の割り込みが行わ
れて、受付の通知がなされる。

通信インタフェース回路が提案したパラメータが受け入
れられない場合は、主処理装置から反対提案がなされる
。インタフェースυ１１１１器２２２と同様に、受付可
能なパラメータ値は第１０図に示すようにパラメータ表
５１０内に格納されている。

選択カウンタは、与えられた調整可能パラメータの選択
の一つを選び出すための、表５１０の目次としてｉ能・
し、共有ＲＡＭ２１１から読み込まれたパラメータ指標
は、どのパラメータが調整されて、この表の適切な列に
対する目次として機能するかを示す。各々のパラメータ
の形式は先に詳細に記述されており、少なくとも各々の
調整可能パラメータの先頭の選択は非零値に設定されて
いなければならない。

再び第１１図に於いて、もしも通信インタフェース回路
から提案された値が受け入れ不能の場合は、主処理装置
は表５１０を読み込み提案可能な新値を探す。もしも使
用可能な選択が既に提案されてしまっている場合は、シ
ステムは判定ブロック５１１で分岐し、処理ブロック５
１２に於いてオペレータに対して通信インタフェース回
路が主処理装置と適合しない旨の指示がなされる。そう
でない場合は、処理ブロック５１３で別のパラメータ値
が表５１０から読み込まれ、処理ブロック５１４に示す
ように共有ＲＡＭ２１１の調整セグメントの適切な位置
に書き込まれる。次に選択カウンタは処理ブロック５１
５で更新され、調整パラメータの次の選択が後続の割り
込み時に提案されるようにする。次にインタフェース制
御器２２２は処理ブロック５０６で割り込みをかけられ
、主処理装置は５１６で処理を抜は出し、プログラムさ
れでいる別のタスクの実行にとりかかる。

【図面の簡単な説明】

第１図は、本発明を採用しているプログラム可能制御装
置システムを絵画風に示した図；第２図は、第１図に示
すシステムの一部を構成するシステム制御器モジュール
のブロック図；第３図は、第１図に示すシステムの一部
を構成する遠隔入出力走査モジュールのブロック図；第
４図は、第２図および第３図のモジュールで使用される
知的通信インタフェース回路のブロック図； 第５図は、第４図に示す回路の一部を構成するネットワ
ーク連絡回路の回路図： 第６図は、第４図に示す回路の一部を構成する共有ＲＡ
Ｍの使用割当図： 第７図は、第６図に示す記憶装置使用割当図の一部を構
成・する仲裁セグメントの使用割当図：第８図は、第４
図に示すインタフェースｍ１ｌｌ　Ｉｌｌ器で実行され
るプログラムの流れ図： 第９図は、第８図に示すプログラムの一部を構成する仲
裁工程の流れ図； 第１０図は、第９図に示す仲裁工程で採用されるデータ
構造の絵画的表現図； 第１１図は、本発明の通信インタフェース回路に接続さ
れる主処理装置で実行される仲裁工程の流れ図； 第１２図は、第６図に示す記憶装置割当図の一部を構成
するハンドシェークセグメントの使用割当図：そして 第１３図は、第６図に示す記憶装置割当図の一部を構成
するチャンネルＡおよびチャンネルＢセグメントに記憶
されているデータ構造の絵画的表現図である。 ［符号の説明］ ｉ　ｏ　・・・プログラムｒＩＪｆ＠制ｔｌｌ′１Ａｆ
ｌ？１１・・・バックブレーン １２・・・ラック １４・・・電源供給モジュール １５・・・直列入出力データパス １６・・・システムυＪｌａ装置 １７・・・遠隔入出カラツク １８・・・プログラム実行処理モジュール１９・・・ロ
ーカル入出カモジュール ２０・・・遠隔入出力走査モジュール ２４・・・プログラミング端末 ２５・・・直列通信線 ２８−・・線路 ２８・・・ローカルエリアネットワーク７６．７８，１
２６，１３８，２０２，２５６゜２６２．２６４・・・
双方向ゲート

Claims (21)

【特許請求の範囲】
1. （１）制御機能を実行する主処理装置と制御システムに
   接続された通信リンクとを有する制御システムに於いて
   、通信インタフェース回路が：通信リンクに結合され、
   前記通信リンク上のメッセージデータの送受信を行うよ
   うに動作するプロトコル機械と； プロトコル機械と主処理装置とに結合されたインタフェ
   ース制御器と； 主処理装置とインタフェース制御器とに結合され、主処
   理装置が読み取れるようにプロトコル機械が受信したメ
   ッセージデータの格納と、プロトコル機械が送信できる
   ように主処理装置からのメッセージデータの格納と、そ
   れにメッセージデータが主処理装置と共有記憶装置との
   間でやりとりされる方法を定める調製パラメータの格納
   とを行うための共有記憶装置とで構成され；さらにイン
   タフェース制御器が起動時に主処理装置との間で前記調
   整パラメータの値を調整するように動作できることを特
   徴とする前記通信インタフェース回路。
2. （２）請求項第１項記載の通信インタフェース回路に於
   いて、調整パラメータの内の一つが、単一読み込みまた
   は書き込み周期中に主処理装置と共有記憶装置との間で
   結合されるデータビットの数を示すことを特徴とする前
   記通信インタフェース回路。
3. （３）請求項第１項記載の通信インタフェース回路に於
   いて、調整パラメータの内の一つが、主処理装置によっ
   て開始される共有記憶装置の単一読み込みまたは書き込
   み周期中の制御信号のタイミングを示すことを特徴とす
   る前記通信インタフェース回路。
4. （４）請求項第１項記載の通信インタフェース回路に於
   いて、調整パラメータの内の一つが、主処理装置で使用
   できる通信特性を示すことを特徴とする前記通信インタ
   フェース回路。
5. （５）請求項第１項記載の通信インタフェース回路に於
   いて、インタフェース制御器と主処理装置とが互いに割
   り込み制御線で結合され、インタフェース制御器は調整
   パラメータの提案を前記パラメータの値を共有記憶装置
   の指定の場所に書き込み、割り込み制御器を介して主処
   理装置の動作に割り込みをかけることによつて実施する
   ことを特徴とする前記通信インタフェース回路。
6. （６）請求項第５項記載の通信インタフェース回路に於
   いて、主処理装置はインタフェース制御器からの割り込
   みに、提案されたパラメータの値を共有記憶装置から読
   み込み、もしも提案された値が主処理装置で受け入れら
   れない場合は新しい値を共有記憶装置の指定された場所
   に書き込み、割り込み制御器を介してインタフェース制
   御器の動作に割り込みをかけることで応答することを特
   徴とする前記通信インタフェース回路。
7. （７）請求項第６項記載の通信インタフェース回路に於
   いて、インタフェース制御器は主処理装置からの割り込
   みに、提案されたパラメータの値を共有記憶装置から読
   み込み、もしもそれがインタフェース制御器から提案さ
   れた値と同じ場合はパラメータの調整を終了することで
   応答することを特徴とする前記通信インタフェース回路
   。
8. （８）請求項第１項記載の通信インタフェース回路に於
   いて、調整パラメータの一つが、主処理装置が最初に低
   順位バイトを持つてくるアーキテクチャを採用している
   か最初に高順位バイトを持つてくるアーキテクチャを採
   用しているかを示すことを特徴とする前記通信インタフ
   ェース回路。
9. （９）ディジタル制御システムに於いて： 格納されたプログラムに従って特定のタスクを実行する
   ように動作する主処理装置と： 主処理装置に接続され、主処理装置の読み込み周期と主
   処理装置の書き込み周期の間にデータを運ぶ多重ビット
   主処理装置データバスと： 主処理装置データバスに結合され、書き込み周期中に通
   信リンク上に主処理装置から書き込まれたメッセージデ
   ータを送信し、読み込み周期中に主処理装置によって読
   みとることの出来るメッセージデータを通信リンクから
   受信するように動作する通信インタフェース回路とで構
   成されたディジタル制御システムに於いて： 主処理装置が通信インタフェース回路と、主処理装置と
   通信リンクとの間でメッセージデータが送信される手順
   を確立するパラメータのセットの値を調整するための調
   整装置を有することを特徴とする前記ディジタル制御シ
   ステム。
10. （１０）請求項第９項記載のディジタル制御システムに
    於いて調整装置が： ａ）通信インタフェース回路からの割り込み信号に応じ
    て、主処理装置データバスを介して提案された調整可能
    パラメータを読み込むための装置と： ｂ）提案された調整可能パラメータが主処理装置で受け
    入れ可能か否かの判断を行うための装置と：それに ｃ）代わりの調整パラメータを提案するための装置で、
    主処理装置データバスを介して通信インタフェース回路
    に代わりの調整可能パラメータを書き込む装置と、通信
    インタフェース回路に対して割り込み信号を発生するた
    めの装置とを有する装置とで構成されていることを特徴
    とする前記ディジタル制御システム。
11. （１１）請求項第９項記載のディジタル制御システムに
    於いて、調整可能パラメータの組が、読みとり周期およ
    び書き込み周期の間に主処理装置データバス上を通信イ
    ンタフェース回路との間でやりとりされるデータのビッ
    ト数を有することを特徴とする前記ディジタル制御シス
    テム。
12. （１２）請求項第９項記載のディジタル制御システムに
    於いて、調整可能パラメータの組が主処理装置が最初に
    低順位バイトを持ってくるアーキテクチャを採用してい
    るか最初に高順位バイトを持ってくるアーキテクチャを
    採用しているかを示すパラメータを有することを特徴と
    する前記ディジタル制御システム。
13. （１３）請求項第９項記載のディジタル制御システムに
    於いて調整パラメータの組が、主処理装置と通信インタ
    フェース回路の間でデータ結合がなされる、読み込みま
    たは書き込み周期中の制御信号のタイミングを示すパラ
    メータを有することを特徴とする前記ディジタル制御シ
    ステム。
14. （１４）請求項第９項記載のディジタル制御システムに
    於いて調整パラメータの組が、通信インタフェース回路
    を通して主処理装置で使用できる通信特性を示すパラメ
    ータを有することを特徴とする前記ディジタル制御シス
    テム。
15. （１５）請求項第９項記載のディジタル制御システムに
    於いて、通信インタフェース回路が： 通信リンクに結合され前記通信リンク上でメッセージデ
    ータの送受信を行うように動作するプロトコル機械と： プロトコル機械と主処理装置とに結合されたインタフェ
    ース制御器と： 主処理装置データバスとインタフェース制御器とに結合
    され、主処理装置で読み取れるようにプロトコル機械で
    受信されたメッセージデータの格納と、プロトコル機械
    で送信するように主処理装置でそこに書き込まれたメッ
    セージデータの格納と、調整可能パラメータの格納とを
    行うための共有記憶装置とで構成され、 インタフェース制御器が起動中に主処理装置との間で前
    記調整パラメータの値の調整を行うように動作すること
    を特徴とする前記ディジタル制御システム。
16. （１６）請求項第１５項記載のディジタル制御システム
    に於いて、調整可能パラメータのひとつが、読みとり周
    期および書き込み周期の間に主処理装置データバス上を
    共有記憶装置から運ばれるデータのビット数を有するこ
    とを特徴とする前記ディジタル制御システム。
17. （１７）請求項第１５項記載のディジタル制御システム
    に於いて、調整パラメータのひとつが、主処理装置と共
    有記憶装置との間でデータの結合が行われる、読みとり
    および書き込み周期の間の制御信号のタイミングを示す
    ことを特徴とする前記ディジタル制御システム。
18. （１８）請求項第１７項記載のディジタル制御システム
    に於いて、インタフェース制御器と主処理装置とが割り
    込み制御線で互いに結合され、インタフェース制御器は
    調整パラメータの提案を前記パラメータの値を共有記憶
    装置の指定された場所に書き込み、主処理装置の動作に
    割り込み制御線を介して割り込みをかけて行うことを特
    徴とする前記ディジタル制御システム。
19. （１９）請求項第１７項記載のディジタル制御システム
    に於いて、主処理装置はインタフェース制御器からの割
    り込みに、提案されたパラメータの値を共有記憶装置か
    ら読み込み、もしも提案された値が主処理装置で受け入
    れられない場合は新しい値を共有記憶装置の指定された
    場所に書き込み、割り込み制御線を介してインタフェー
    ス制御器の動作に割り込みをかけることで応答すること
    を特徴とする前記ディジタル制御システム。
20. （２０）請求項第１９項記載のディジタル制御システム
    に於いて、インタフェース制御器は主処理装置からの割
    り込みに、提案されたパラメータの値を共有記憶装置か
    ら読み込み、もしもそれがインタフェース制御器から提
    案された値と同じ場合はパラメータの調整を終了するこ
    とで応答することを特徴とする前記ディジタル制御シス
    テム。
21. （２１）請求項第１５項記載のディジタル制御システム
    に於いて、調整パラメータの一つが、主処理装置が最初
    に低順位バイトを持ってくるアーキテクチャを採用して
    いるか最初に高順位バイトを持ってくるアーキテクチャ
    を採用しているかを示すことを特徴とする前記ディジタ
    ル制御システム。