JPH0360592A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、例えば、動き適応型Ｙ／Ｃ分離、動き適応
型走査線補間等のディジタル信号処理を施して画質改善
を図るようにした高精細テレビジョン受像機に適用して
好適な映像信号処理装置に間する。

［従来の技術］ ＩＤＴＶ、ＥＤＴＶ等の高精細テレビジョン受像機では
、クロス妨害（クロスルミナンス、クロスカラー）、ラ
インフリッカ等の妨害による画質劣化を改善するため、
動き適応型Ｙ／Ｃ分離、動き適応型走査線補間等のディ
ジタル信号処理が行なわれている。

第１３図は、このような高精細テレビジョン受像機の信
号処理部の構成例を示すものである。

同図において、入力端子１には、例えば、ＮＴＳＣ方式
の複合カラー映像信号よりアナログ処理によって分離さ
れた輝度信号Ｙがディジタル信号とされて供給される。

この輝度信号Ｙはフィールドメモリ２．３および４の直
列回路に供給される。この場合、フィールドメモリ２．
３および４は、それぞれ２６２Ｈ分、２６３Ｈ分および
２６２Ｈ分の容量を持ち、それぞれ２６２Ｈ，，２６３
Ｈおよび２６２Ｈの遅延時間を有する遅延素子を構成し
ている。ここで、ＩＨは１水平期間を表している。

そして、入力端子１に供給される輝度信号Ｙおよびフィ
ールドメモリ２．３および４の出力信号はそれぞれ信号
処理回路５および動き検出回路６に供給され、フィール
ドメモリ２および４の出力信号は、それぞれＩＨの遅延
時間を有する遅延素子を構成するラインメモリ７ａおよ
び７ｂを介して信号処理回路５に供給される。

ここで、入力端子１に供給される信号をａ、フィールド
メモリ２，３および４の出力信号を、それぞれす、　　
ｄおよびｅｌ　　ラインメモリ７ａおよび７ｂの出力信
号をそれぞれＣおよびｆとすると、これらａ〜ｆの信号
の走査線位置は、第１４図に示すようになる。

また、入力端子８には、上述したＮＴＳＣ方式のカラー
映像信号よりアナログ処理によって分離復調された赤色
差信号Ｒ−Ｙおよび青色差信号Ｂ−Ｙの点順次信号（以
下ｒ色信号Ｃ」という）がディジタル信号とされて供給
される。

この色信号Ｃはフィールドメモリ９および１０の直列回
路に供給される。この場合、フィールドメモリ９および
１０は、それぞれ２６２Ｈ分および２６３Ｈ分の容量を
持ち、それぞれ２６２Ｈおよび２６３Ｈの遅延時間を有
する遅延素子を構成している。

そして、入力端子８に供給される色信号Ｃ、フィールド
メモリ９および１０の出力信号は信号処理回路１１およ
び動き横出回路６に供給され、フィールドメモリ９の出
力信号はＩＨの遅延時間を有する遅延素子を構成するラ
インメモリ１２を介して信号処理回路１１に供給される
。

ここで、入力端子８に供給される信号をａ′フィールド
メモリ９および１０の出力信号を、それぞれｂ′および
ｄ′　ラインメモリ１２の出力信号をＣ′とすると、こ
れらａ′〜ｄ′の信号の走査線位置は、第１５図に示す
ようになる。

また、動き検出回＃ｉ６では、信号ａおよびｄのフレー
ム間差信号と信号すおよびｅのフレーム間差信号から輝
度に係る動き情報が形成されると共に、信号ａ′および
ｄ′のフレーム間差信号より邑に係る動き情報が形成さ
れ、さらに、これら２つの動き情報の演算処理（加算、
最大値検出等の処理）によって輝度に係る動き情報Ｋｙ
　　（０５Ｋｙ≦１）および色に係る動き情報Ｋｃ（０
≦Ｋｃ５１）が形成される。これら動き情報Ｋｙ、Ｋｃ
は動き量が大きいほど大きくなる。これら動き情報Ｋｙ
、Ｋｃは、それぞれ信号処理回路５．１１に供給される
。

また、信号処理回路５では、輝度信号分離処理および走
査線補間処理が行なわれる。

すなわち、ライン間処理およびフレーム間処理によって
輝度信号が分離され、それぞれで分離される輝度信号が
動き情報Ｋｙに応じて混合され・て輝度信号とされる。

つまり、ライン間処理で分離される輝度信号の係数はＫ
ｙとされ、一方、フレーム間処理で分離される輝度信号
の係数は１−Ｋｙとされて混合される。

この場合、信号Ｃが現走査線信号とされ、この信号Ｃの
他に信号す、　　ｆを用いて処理が行なわれる。例えば
、ライン間処理では信号すおよびＣがそれぞれ１／２の
割合で加算され、フレーム間処理では信号Ｃおよびｆが
それぞれ１／２の割合で加算される。

次いで、フィールド内処理およびフィールド間処理によ
って補間走査線信号が形成され、それぞれで形成される
補間走査線信号が動き情報に応じて混合されて補間走査
線信号とされる。つまり、フィールド内処理で形成され
る信号の係数はＫ　Ｖとされ、一方、フィールド間処理
で形成される信号の係数は１−Ｋｙとされる。

この場合、現走査線信号Ｃに対応する補間走査線信号Ｃ
＊が信号す、　　ｃおよびａ、　　ｄを用いて作成され
る。例えば、フィールド内処理では信号すおよびＣがそ
れぞれ１／２の割合で加算され、フィールド間処理では
信号ａおよびｄがそれぞれ１／２の割合で加算される。

この信号処理回路５より出力される現走査線信号Ｙｍお
よび補間走査線信号Ｙ１はラインメモリで構成される倍
速変換回路１３に供給されて倍速変換処理が行なわれる
。つまり、現走査線信号Ｙｍおよび補間走査線信号Ｙｉ
がそれぞれラインメモリに書き込まれると共に、ＨＩ３
の期間をもって連続して読み出される。これにより、水
平期間がＨＩ３とされたノンインターレース方式の輝度
信号Ｙ′が形成され、この輝度信号Ｙ′は出力端子１４
Ｙに導出される。

また、信号処理回路１１では、色信号分離処理および走
査線補間処理が行なわれる。

すなわち、フィールド内処理およびフィールド間処理に
よって補間走査線信号が形成され、それぞれで形成され
る補間走査線信号が動き情報に応じて混合されて補間走
査線信号とされる。つまり、フィールド内処理で形成さ
れる信号の係数はＫｃとされ、一方、フィールド間処理
で形成される信号の係数はＩ−Ｋｃとされる。

この場合、信号Ｃ′が現走査線信号とされ、この信号Ｃ
′の他に信号ａ’、ｂ’、ｄ’を用いて処理が行なわれ
る。例えば、フィールド内処理では信号ｂ′およびＣ′
がそれぞれ１／２の割合で加算され、フィールド間処理
ではａ′およびｄ′がそれぞれ１／２の割合で加算され
る。

ここで、復調後の色信号に含まれる輝度信号の位相は、
フレーム間およびライン間で反転しているので、上述し
たようにフィールド内処理およびフィールド間処理で形
成される補間走査線信号からは輝度信号が除去される。

つまり、走査線補間処理と並行し°て色信号分離処理も
行なわれていることになる。

この信号処理回路ＩＩより出力される補間走査線信号Ｃ
ｉは倍速変換回路１３に供給されて倍速変換処理が行な
われる。つまり、補間走査線信号Ｃ１がラインメモリに
書き込まれると共に、ＨＩ３の期間をもって２回連続し
て読み出される。これにより、水平期間がＨＩ３とされ
たノンインターレース方式の色信号Ｃ′が形成され、こ
の色信号Ｃ′は出力端子１４Ｃに導出される。

［発明が解決しようとする課題］ ところで、このような構成において、高画質の静止画を
実現するために、各フィールドメモリの書き込みを禁止
する場合を考える。上述したように信号処理回路５，１
１では、最初のフィールドメモリ２．９の入力信号も使
用して処理を行なうが、各フィールドメモリへの書き込
みを禁止した場合には、この入力信号が得られなくなる
。

したがって、第１３図例の構成で高画質の静止画を実現
するためには、■フィールドメモリ２゜９の前段に静止
時用のフィールドメモリを追加するか、■信号処理回路
５．１１の後段に静止時用のフィールドメモリを追加す
る必要がある。つまり、フィールドメモリの増加を招き
、規模が大きくなると共に、高価となる不都合がある。

そこで、この発明では、メモリの増加を招くことなく、
高画質の静止画を実現できるようにすることを目的とす
るものである。

［ｉｌ’題を解決するための手段］ この発明は、入力映像信号が供給される複数個のフィー
ルドメモリの直列回路と、入力映像信号および複数個の
フィールドメモリの出力信号より動き情報を検出する動
き検出手段と、この動き情報に基づいて入力映像信号お
よび複数個のフィールドメモリの出力信号を処理して出
力映像信号を得る信号処理手段と、この信号処理手段の
出力信号を複数個のフィールドメモリの内の一のフィー
ルドメモリに書き込み信号として供給する第１のスイッ
チ回路と、信号処理手段の出力信号と一のフィールドメ
モリの出力信号とを切り換え出゛力する第２のスイッチ
回路と、第１および第２のスイッチ回路の切り換えを制
御する切換副脚信号および一のフィールドメモリの書き
込みを禁止する制ｆａｌｌｌｉ号を出力するタイミング
発生手段と、一のフィールドメモリの読み出しリセット
位相を切り換えて、その時間を切り換える遅延時間切換
手段とを備えてなるものである。

［作　用］ 上述構成においては、静止モードあるいはストロボモー
ドの静止時には、第１のスイッチ回路２１．２２．２６
によって信号処理回路５．１１の出力信号を１フイ一ル
ド分一のフィールドメモリ３．４．１０に書き込んだ後
一のフィールドメモリの書き込みを禁止し、このフィー
ルドメモリ３゜４．１０より繰り返して映像信号を読み
出し、さらに、第２のスイッチ回路２４，２５．２８に
よってこの一のフィールドメモリ３．４．１０の出力信
号を選択することにより、信号処理された同一フィール
ドの映像信号を連続して取り出し得る。

つまり、上述構成においては、フィールドメモリの増加
を招くことなく、高画質の静止画あるいはストロボ画を
実現し得る。

また、上述構成においては、静止モードあるいはストロ
ボモードの静止時には、一のフィールドメモリ３．４．
１０の読み出しリセット信号の位相が切り換えられて、
これらフィールドメモリ３゜４．１０の遅延時間が切り
換えられるので、遅延整合用のラインメモリは不要とな
る。

［実　施　例］ まず、第６図例について説明する。この′＠６図におい
て、第１３図と対応する部分には同一符号を付し、その
詳細説明は省略する。

同図において、フィールドメモリ２および３の出力信号
は、それぞれ切換スイッチ２１および２２のＡｍの固定
端子に供給される。この切換スイッチ２１および２２の
Ｂ側の固定端子には、それぞれ信号処理回路５より出力
される現走査線信号Ｙａ＋および補間走査線信号Ｙｉが
供給される。そして、この切換スイッチ２１および２２
の出力信号は、それぞれフィールドメモリ３および４に
供給される。

ここで、フィールドメモリ３および４は、第１３図例と
は異なり、それぞれ２６２．６Ｈ分の容量を持ち、それ
ぞれ２６２．５Ｈの遅延時間を有する遅延素子を構成し
ている。そのため、フィールドメモリ３の出力信号は、
Ｈ／２の遅延時間を有する遅延整合用のラインメモリ２
３を介して信号処理回路５および動き検出回路６に供給
される。

また、信号処理回路５より出力される現走査線信号Ｙｍ
および補間走査線信号Ｙｉは、それぞれ切換スイッチ２
４および２５のＡ側の固定端子に供給される。この切換
スイッチ２４および２５のＢ（ｊｌＪの固定端子には、
それぞれフィールドメモリ３および４の出力信号が供給
される。そして、この切換スイッチ２４および２５の出
力信号は、それぞれ倍速変換回路１３に供給される。

また、フィールドメモリ９の出力信号は切換スイッチ２
６のＡ　０！＋１の固定端子に供給される。この切換ス
イッチ２６のＢ側の固定端子には、信号処理回路１１よ
り出力される補間走査線信号Ｃ（が供給される。そして
、この切換スイッチ２６の出力信号は、フィールドメモ
リ１ｏに供給される。

ここで、フィールドメモリ１ｏは、第１３図例とは異な
り、２６２．５Ｈ分の容量を有し、２６２．５Ｈの遅延
時間を有する遅延素子を構成している。そのため、フィ
ールドメモリ１ｏの出力信号は、Ｈ／２の遅延時間を有
する遅延整合用のラインメモリ２７を介して信号処理回
路１１および動き検出回路６に供給される。

また、信号処理回路１１より出力される補間走査線信号
Ｃｉは切換スイッチ２８のＡ側の固定端子に供給される
。この切換スイッチ２日のＢ側゛の固定端子にはフィー
ルドメモリ１ｏの出力信号が供給される。そして、この
切換スイッチ２８の出力信号は倍速変換回路１３に供給
される。

また、３０は制御回路である。この制御回路３０には、
垂直同期信号ＶＤおよび水平同期信号ＨＤの池に、静止
指令１８号ＣＭＳ、ストロボ指令信号ＣＭ　Ｒ１ストロ
ボサイクルデータＤＡＴＡＩおよび２次元処理期間デー
タＤＡＴＡ２が供給される。そして、この制御回路３ｏ
からは、切換スイッチ２１．２２および２６の切換を制
御する信号Ｓａ、切換スイッチ２４．２５および２８の
切換を制御する信号ｓｂ、フィールドメモリ３．４およ
び１０の書き込み禁止を制御する信号Ｓｃ、動き検出回
路６からの動き情報を制御する信号Ｓｄ、倍速変換回路
１３を構成するラインメモリの書き込みリセット信号Ｓ
ｅおよび読み出しリセット信号Ｓｆが出力される。

第７図は制御回路の具体構成を示すものである。

同図において、静止指令信号ＣＭＳはラッチ回路１０１
に（共給され、このラッチ回路１０１の出力信号はアン
ト回路１０２に供給される。

また、ストロボ指令信号ＣＭＲはラッチ回路１０３に供
給され、このラッチ回路１０３の出力信号はオア回路１
０４に供給されると共にインバータ１０５を介してアン
ド回路１０Ｇに供給される。

このアンド回路１０６の出力信号はカウンタ１０７にロ
ード１言号として１共給される。このカウンタ１０７に
はストロボサイクルデータＤＡＴＡ　Ｉがロードデータ
として供給される。このカウンタ１Ｏ７のＭＳＢ出力は
インバータ１０Ｂを介してアンド回路１０６に供給され
ると共にオア回路１０４に供給される。このオア回路１
０４の出力信号はアンド回路１０２に供給される。

そして、アンド回路１０２の出力信号は信号Ｓａとして
出力される。また、アンド回路１０２の出力信号はラッ
チ回路１０９に供給され、このラッチ回路１０９の出力
信号は信号ｓｂとして出力される。また、アンド回路１
０２の出力信号およびラッチ回路１０９の出力信号はオ
ア回路１１０に供給され、このオア回路１１０の出力信
号は信号Ｓｃとして出力される。

また、アント回路１０２の出力信号はカウンタ１１１に
ロー１・′信号として供給される。このカウンタ１１１
のＭＳＢ出力はインバータ１１２を介してこのカウンタ
１１１にカウンタイネーブル信号として供給される。こ
のカウンタ１１１にはロード解除後の２次元処理期間の
データＤＡＴＡ２がロードデータとして供給される。そ
して、このカウンタ１１１のＭＳＢ出力は信号Ｓｄとし
て出力される。

なお、ラッチ回路１０１．１０３および１０９、カウン
タ１０７および１１１には、垂直同期信号ＶＤがクロッ
クとして供給される。

また、水平同期信号ＨＤは直接切換スイッチｌ１３のＡ
側の固定端子に供給されると共に、ＨＩ３の遅延時間を
有する遅延素子１１４を介して切換スイッチ１１３のＢ
Ｎの固定端子に供給される。

また、ラッチ回路１０９の出力信号はインバータ１１５
を介してＤフリップフロップ１１６にクリア信号として
供給される。このフリップフロップ１１６には垂直同期
信号ＶＤがクロックとして供給される。このフリップフ
ロップ１１Ｇの反転出力信号はその入力端子に供給され
る。このフリップフロップ１１６の非反転出力信号はオ
ア回路１１７に供給され、このオア回路１１７にはラッ
チ回路１０９の出力信号が供給される。このオア回路１
１７の出力信号は切換スイッチ１１３に切換制御信号と
して供給される。この切換スイッチ１１３は、オア回路
１１７の出力信号がハイレベル「Ｈ」であるときにはＡ
側に接続され、ローレベル「Ｌ」であるときにはＢ側に
接続される。そして、この切換スイッチ１１３の出力信
号は書き込みリセット信号Ｓｅとして出力される。

また、水平同期信号ＨＤは逓倍回路１１８で２逓倍され
たのち読み出しリセット信号Ｓｆとして出力される。

第６図に戻って、制御回路３０より出力される信号Ｓａ
は切換スイッチ２１．２２および２６に供給され、これ
ら切換スイッチ２１．２２および２６は、１言号Ｓａが
ハイレベル「Ｈ」であるときにはＡ側に接続され、ロー
レベル「Ｌ」であるときにはＢ　ＩＩＩに接続される。

また、制御回路３０より出力される信号ｓｂは切換スイ
ッチ２４．２５および２８に供給され、これら切換スイ
ッチ２４．２５および２８は、信号ｓｂがハイレベル「
Ｈ」であるときにはＡ側に接続され、ローレベル「Ｌ）
であるときにはＢｌに接続される。

また、制御回路３０より出力される信号Ｓｃはフィール
ドメモリ３，４およびｌＯに供給され、これらフィール
ドメモリ３，４および１０は、信号Ｓｃがハイレベル「
Ｈ」であるときには書き込み可能状態とされ、ローレベ
ル「Ｌ」であるときには書き込み禁止状態とされる。

また、ＩＦＪ御回路３０より出力される信号Ｓｄは動き
検出回路６に供給され、この動き検出回路６より出力さ
れる動き情報Ｋｙ＊　　Ｋｃは、信号Ｓｄがハイレベル
ｒＨＪであるときには演算処理されて求められた値とさ
れ、ローレベル「し」であるときには強制的に「！」と
される。

以上の構成において、制御回路３０に、ローレベル「Ｌ
」の静止指令信号ＣＭＳあるいはストロボ指令信号ＣＭ
Ｒが供給されない場合には、制御回路３０より出力され
る信号Ｓａ〜Ｓｄはハイレベル「Ｈ」のままとなる、そ
のため、切換スイッチ２１．２２および２６と切換スイ
ッチ２４，２５および２８はＡ（１１＋１に接続された
ままとなる。また、フィールドメモリ３，４および１０
は書き込み可能状態のままとなる。さらに、動き検出回
路Ｇより出力される動き情報Ｋｙ、Ｋｃは演算処理によ
って形成されたものとなる。

この場合、入力端子１に供給される輝度信号Ｙをａ、フ
ィールドメモリ２および４の出力信号をｂおよびｅ、ラ
インメモリ７ａおよび２３の出力信号をＣおよびｄ、ラ
インメモリ７ｂの出力信号をｆとすると、これら信号ａ
−ｆの走査線位置は、第１４図に示すようになる。

また、入力端子８に供給される色信号Ｃをａ′フィール
ドメモリ９の出力信号をｂ′　ラインメモリ１２および
２７の出力信号をＣ′およびｄ′とすると、これら信号
ａ′〜ｄ′の走査線位置は、第１５図に示すようになる
。

また、制御回路３０のオア回路１１７の出力信号はハイ
レベルｒＨＪのままとなり、書き込みリセット信号Ｓｅ
の位相は各フィールドで一定となる。

しｋがって、この場合には、第１３図例と同様の構成と
なり、同様の動作となる。

つぎに、制御回路３０にローレベル「Ｌ」の静止指令信
号ＣＭＳが供給される静止モードの場合を説明する。

時点ｔ１で、ローレベル「Ｌ」の静止指令信号ＣＭＳが
供給されるとく第８図Ｂに図示）、垂直同量信号ＶＤ（
同図Ａｔこ図示）に同期して、時点ｔ２で信号Ｓａはロ
ーレベルｒＬＪとなる（同図Ｃに図示）。そのため、こ
の時点ｔ２で切換スイッチ２１．２２および２６はＢ側
に接続される。

これにより、信号処理量ｖｔｉ５より出力される現走査
線信号ＹＩ１１および補間走査線信号Ｙ１は、それぞれ
切換スイッチ２１および２２を介してフィールドメモリ
３および４に供給され、信号処理回路１１より出力され
る補間走査線信号Ｃｉは切換スイッチ２６を介してフィ
ールドメモリ１０に供給される。

また、信号Ｓｃは時点ｔ２より１フイールド朋ｒｌｌ（
２６２，５Ｈ）後の時点ｔ３でローレベル「Ｌ」となる
（同１１ｉ！ＩＥに図示）。そのため、時点ｔ３までの
間開、フィールドメモリ３，４および１０は書き込み可
能な状態におかれる。したがって、これらフィールドメ
モリ３．４および１０には、時点ｔ２から時点ｔ３まで
の１フイ一ルド期間それぞれ信号Ｙｍ、ＹｉおよびＣ１
が１フィールド分書き込まれる。

この場合、信号Ｓｄは時点ｔ３でローレベル「し」とな
る（同図Ｉに図示〉。そのため、時点ｔ２から時点ｔ３
までの１フイ一ルド期間、動き検出回路６より出力され
る動き情報Ｋｙ、Ｉ（ｃは演算処理されて形成されたも
のとなる。したがって、フィールドメモリ３，４および
１０に書き込まれる信号Ｙｍ、ＹｉおよびＣｉは、それ
ぞれ信号処理回路６および１１で、ライン間処理、フィ
ールド間処理による信号とフレーム間処理、フィールド
簡処理による信号とが動き情報に応じて混合された信号
（３次元処理による信号）となる。

また、信号Ｓｃは時点ｔ３でローレベル「Ｌ」となるの
で、この時点ｔ３よりフィールドメモリ３．４および１
０は書き込み禁止状態とされる。

そのため、この時点ｔ３以降の各フィールドでは、フィ
ールドメモリ３，４および１０からは同一フイールドの
信号が繰り返し読み出される。

また、信号ｓｂは時点ｔ３てローレベルｒＬＪとなる（
第８図りに図示）。そのため、この時点ｔ３で切換スイ
ッチ２４．２５および２８はＢＩＮに接続され、これら
切換スイッチ２４．２５および２８からはそれぞれフィ
ールドメモリ３，４およびｌＯの出力信号が出力される
。

また、時点ｔ４で、ローレベルｒＬＪの静止指令信号Ｃ
ＭＳの供給が解除されると（第８図Ｂに図示）、垂直同
期信号ＶＤ（同図Ａに図示）に同期して、時点ｔ５で信
号Ｓａはハイレベル「Ｈ」となる（同図Ｃに図示）。そ
のため、この時点ｔ５て切換スイッチ２１．２２および
２６はＡ側に接続される。

また、信号Ｓｃは時点ｔ５でハイレベル「Ｈ」となり（
同ｒｇＪＥに図示）、この時点ｔ５以降、フィールドメ
モリ３，４および１０は書き込み状態となる。

また、信号ｓｂは時点ｔ５より１フイ一ルド期間（２［
３２，１５）後の時点ｔ６でハイレベルｒＨ」となるく
同図りに図示）、そのため、この時点ｔ６で切換スイッ
チ２４．２５および２８はＢＩｌに接続され、これら切
換スイッチ２４．２５および２８からは信号処理回路５
，１１より出力される信号Ｙｍ、’／１およびＣｉが出
力される。

また、信号Ｓｄは、時点上〇より３〜４フイ一ルド期間
（第７図において、データＤＡＴＡ２で設定される）後
の時点ｔ７でハイレベル「Ｈ」となる。これにより、時
点ｔ６から時点ｔ７までの期間、動き検出回路６より出
力される動き情報Ｋｙ、Ｋｃは強制的に「１」とされ、
切換スイッチ２４．２５および２８より出力される信号
Ｙｍ。

ＹｌおよびＣｉは、それぞれ信号処理回路５およびＩ】
でライン間処理された信号（２次元処理による信号）と
なる。このように、時点ｔ６から時点ｔ７まての期間、
動き検出回路６で２次元処理をする理由は、全てのフィ
ールドメモリ２〜４゜９、ｌＯに、入力端子１．８に供
給される輝度信号Ｙ、色信号Ｃが書き込まれるまでは、
信号処理口′＃Ｊ５．１１で３次元処理をしても誤動作
となるので、これを回避するためである。なお、この２
次元処理の期間は、静止指令解除後の３〜４フイ一ルド
訪問だけであり、特に問題はない。

ここで、入力端子１，８に供給される輝度信号Ｙ９色信
号Ｃが、第８図Ｆに示すようである場合、信号処理回路
５，１１より出力される信号Ｙｎ＋。

ＹｌおよびＣｉは、同図Ｇに示すようになる。そして、
切換スイッチ２４．２５および２Ｂの出力信号は同図Ｈ
に示すようになる。これらの図ミこおいて、数字はフィ
ールド番号を示している。

ところで、上述したようにフィールドメモリ３゜４およ
び１０の容量は、２６２．６Ｈ分であり、時点ｔ３から
ｔ５までの静止時、フィールドメモリ３，４およびｌＯ
からは、それぞれ２６２．５Ｈ分の信号Ｙｍ、Ｙｉおよ
びＣｉが繰り返し出力される。したがって、切換スイッ
チ２４．２５および２８より出力されろ信号Ｙｌｌ！　
　ＹｉおよびＣｔの位相は、第９図Ａに示すようにフィ
ールドごとにＨ／２だけ位相シフトシたものとなる。

倍速変換回路１３において、このような信号Ｙ曙、Ｙｉ
およびＣｉを、同図Ｂに示すような位相一定の書き込み
リセット信号Ｓｅによってラインメモリに書き込み、同
図Ｃに示すようなＨ／２周間の読み出しリセット信号Ｓ
ｆによって読み出すように処理されるときには、倍速変
換回路１３より出力される信号Ｙ’、Ｃ’は、同図りに
示すように、１フイールドおきに２ラインに跨がった信
号となる。

しかし、本例においては、制御回路３０のオア回路１１
７の出力信号Ｓｇは、第８図Ｊに示すように、時点ｔ３
からｔ５の静止時には１フイールドごとに状態が変化す
るため、書き込みリセット信号Ｓｅの位相は、第９図Ｅ
に示すように、　１フイールドごとにＨ／２だけ位相シ
フトされたものとなる。これにより、倍速変換回路１３
より出力される信号ｙ’、ｃ’は、同図Ｆに示すように
、２ラインに跨がった信号となることはない。

つぎに、制御回路３０にローレベルｒＬＪのストロボ指
令信号ＣＭＲが供給されるストロボモードの場合を説明
する。このストロボモードの動作は上述した静止モード
の動作の延長として考えられ、一定周期ごとに信号Ｓａ
が１フイ一ルド朋間ハイレベル「Ｈ」となることにより
達成される。。

時点ｔｌ　’で、ローレベル「Ｌ」のストロボ指令信号
ＣＭＲが供給されるとく第１０図Ｂに図示）、垂直同期
信号ＶＤ（同図Ａに図示）に同期して、時点ｔ２’で信
号ＳａはローレベルｒＬＪとなる（同図Ｃに図示）。そ
のため、この時点ｔ２’で切換スイッチ２１．２２およ
び２６はＢ側に接続される。

これにより、信号処理回路５より出力される現走査線信
号Ｙｍおよび補間走査線信号Ｙｉは、それぞれ切換スイ
ッチ２１および２２を介してフィールドメモリ３および
４に供給され、信号処理回路１１より出力される補間走
査線信号Ｃ１は切換スイッチ２６を介してフィールドメ
モリ１０に供給される。

また、信号Ｓｃは時点ｔ２’より１フイ一ルド期間（２
６２，５Ｈ）後の時点ｔ３’でローレベル「Ｌ」となる
（同図Ｅに図示〉。そのため、時点ｔ３’までの期間、
フィールドメモリ３，４およびｌＯは書き込み可能な状
態におかれる。したがって、これらフィールドメモリ３
，４および１０には、時点ｔ２’から時点ｔ３’までの
１フイ一ルド期間それぞれ信号Ｙｍ、ＹｉおよびＣｉが
書き込まれる。

また、信号Ｓｃは時点ｔ３’でローレベル「Ｌ」となる
ので、この時点ｔ３’よりフィールドメモリ３，４およ
びｌＯは書き込み禁止状態とされる。

そのため、この時点ｔ３’以降の各フィールドでは、フ
ィールドメモリ３．４および１０からは同一フィールド
の信号が繰り返し読み出される。

また、信号ｓｂは時点ｔ３’でローレベル「Ｌ」となる
（同図りに図示〉。そのため、この時点ｔ３で切換スイ
ッチ２４．２５および２８はＢ側に接続され、これら切
換スイッチ２４．２５および２８からはそれぞれフィー
ルドメモリ３，４および１０の出力信号が出力される。

また、時点ｔ４’で、信号Ｓａがハイレベル「Ｈ」とな
る（第１０図Ｃに図示）。そのため、この時点ｔ４’で
切換スイッチ２１．２２および２６はＢ側に接続される
。

また、この時点ｔ４’で信号ＳｃはハイレベルｒＴ（Ｊ
となる（同図Ｅに図示）。そのため、この時点ｔ４’で
フィールドメモリ３．４および１０は書き込み可能状態
となる。

また、信号ｓｂは時点ｔ４’より１フイ一ルド期間（２
Ｇ２，５Ｈ）後の時点ｔ５’でハイレベルｒＨＪとなる
（同図りに図示）。そのため、この時点ｔ５’で切換ス
イッチ２４．２５および２８はＢ側に接続され、これら
切換スイッチ２４゜２５および２８からは信号処理回路
５．１１より出力される信号Ｙ　ｍ　＋　　Ｙ　＋　お
よびＣＩが出力される。

また、時点ｔ５’で、信号Ｓａがローレベル「Ｌ」とな
り（同図Ｃに図示）、以下、ストロボ指令信号ＣＭＲが
供給されている期間は、上述した時点ｔ３’からｔ５’
までと同様の動作が繰り返される。これにより切換スイ
ッチ２４．２５および２日からは、間欠的にサンプリン
グされた１フイールドの信号が所定フィールド期間、本
例では４フイ一ルド期間（第７図において、ＤＡＴＡＩ
で設定される）ずつ連続したストロボ用の信号が出力さ
れる。

詳細説明は省略するが、ストロボ指令信号ＣＭＲの供給
が解除されるときの動作は、上述した静止モードの動作
と同様となる。

また、信号Ｓｄは、時点ｔ３’よりローレベル「Ｌ」と
なる（同１３！ＩＦに図示）。これにより、時点ｔ３’
以降、動き検出口ｖＩＩ６より出力される動き情報Ｋｙ
、Ｋｃは強制的に「１」とされ、切換スイッチ２４．２
５および２日より出力される信号Ｙｍ、ＹｉおよびＣｉ
は、それぞれ信号処理回路５および１１でライン間処理
された信号（２次元処理による信号）となる。

この場合、ストロボの用途が一般に動きのあるシーンを
対象としているため、２次元処理による信号であっても
、問題はない。

なお、第１Ｏ図Ｃとは異なり、信号Ｓａがハイレベルｒ
ＨＪに復帰する期間を、フィールドメモ１７２〜４．９
．１０の全てに、入力端子１．　８より供給される輝度
信号Ｙ、色信号Ｃが満たされるフィールド期間、例えば
３〜４フイ一ルド期間とすれば、フィールドメモリ３，
４および１０に、信号処理回路５．１１で３次元処理さ
れた信号を書き込むことができ、静止時に切換スイッチ
２４゜２５および２８より出力される信号Ｙｍ、Ｙｉお
よびＣｔを３次元処理による信号とできる。

なお、上述した静止モードの場合と同様に、ストロボモ
ードの静止時にも、書き込みリセット信号Ｓｅの位相が
１フイールドごとにＨ／２だけ位相シフトされ、信号Ｙ
’、Ｃ’が１フイールドおきに２ラインに跨がるという
ようなことが回避される。

ここで、入力端子１．８に供給される輝度信号Ｙ１１信
号Ｃが、第１０図Ｇに示すようである場合、信号処理回
路５．１１より出力される信号Ｙｍｌ　　ＹｉおよびＣ
（は、同図Ｈに示すようになる。

そして、切換スイッチ２４．２５および２８の出力信号
は同図Ｉに示すようになる。これらの図において、数字
はフィールド番号を示している。

このように第６図例によれば、静止時専用のフィールド
メモリを増加することなく、ノンインターレース方式の
静止用およびストロボ用の映像信号を得ることができる
。

次に、第１１図例について説明する。この第１１図にお
いて、第６図と対応する部分には同一符号を付し、その
詳細説明は省略する。本例は、インターレース方式の高
画質の静止用およびストロボ用の映像信号を得るように
したものである。

同図において、切換スイッチ２４の出力信号は切換スイ
ッチ３１のＡｌ１１１の固定端子に供給され、切換スイ
ッチ２５の出力信号はラインメモリ３２を介して切換ス
イッチ３１０Ｂ　１１の固定端子に供給される。また、
切換スイッチ２日の出力１言号は切換スイッチ３３のＡ
側の固定端子に供給されると共に、この切換スイッチ３
３の出力信号はラインメモリ３４を介して切換スイッチ
３３のＢ　ｆｌｌｌＪの固定端子に供給される。ライン
メモリ３２．３４は、それぞれＨ／２の遅延時間を有す
る遅延素子を構成している。

これら切換スイッチ３１．３３には、制御回路３０のオ
ア回路１１７（第７図参照）の出力信号Ｓｇが切換制御
信号として供給される。すなわち、切換スイッチ３１．
３３は、信号ＳｇがハイレベルｒＨＪのフィールド期間
はＡ（ＩＩＩＪに接続され、−方ローレベル「Ｌ」のフ
ィールド期間はＢ側に接続される。そして、これら切換
スイッチ３１および３３より、それぞれ出力端子１４Ｙ
および１４Ｃが導出される。

以上の構成において、静止モードおよびストロボモード
でない場合には、切換スイッチ２４，２５および２８よ
り出力される信号Ｙｍ、ＹｔおよびＣ１は水平位相の連
続したものとなる。また、イ言号Ｓｇはハイレベル「Ｈ
」のままとなる。したがって、切換スイッチ３１．３３
はＡ側に接続されたままとなり、切換スイッチ３１およ
び３３ｂ）らは、それぞれ水平位相の連続したインター
レース方式の輝度信号Ｙ＃および色信号Ｃ″が出力され
る。

また、静止モードおよびストロボモードの静止時には、
１フイールドごとに信号Ｓｇの状態が変化して切換スイ
ッチ３１．３３が切り換わるので、このときにも、出力
端子１４Ｙ、１４Ｃに導出される信号Ｙ”、Ｃ”は水平
位相の連続したものとなる。

すなわち、静止時にはフィールドメモリ３，４および１
０より、それぞれ２６２．５Ｈ分の信号Ｙｍ、Ｙｉ　お
よびＣ１が繰り返し出力される。そのため、切換スイッ
チ２４．２５および２日より出力される信号Ｙｍ、Ｙｉ
およびＣｉの位相はフィールドごとにＨ／２だけ位相シ
フトしたものとなる。そのため、切換スイッチ３１．３
３のＡ側およびＢ＠に供給される１言号は、それぞれ第
１２図ＡおよびＢに示すようになる。また、切換スイッ
チ３１．３３に供給される信号Ｓｇは同図Ｃ乙こ示すよ
うになり、切換スイッチ３１．３３は１フイ一ルド交代
でＡ側およびＢ　Ｉｌｌに接続される。したがって、出
力端子１４Ｙ、１４Ｃに導出される信号Ｙ“、Ｃ＃は、
同図りに示すように水平位相の連続したものとなる。

このように第１１図例によれば、静止時専用のフィール
ドメモリを増加することなく、インターレース方式の高
画質の静止用およびストロボ用の映像信号を得ることが
できる。

ところで、上述した第６図例および第１１図例において
は、静止時専用のフィールドメモリを増加することなく
静止用およびストロボ用の映像信号を得ることができる
。しかし、フィールドメモリ３，４．１０は、２６２．
５ｌ分の容量を持ち、２６２．５ＨのＭ延時間を有する
ようにされている。つまり、これらフィールドメモリ３
．　４．　１０に供給される書き込みリセット信号およ
び読み出しリセット信号の位相は、上述せずも同位相と
されている。しｋがって、第６図例および第１１図例に
おいては、遅延整合用のラインメモリ２３゜２７を必要
とするものである。

以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。本例においては、遅延整合用のラインメ
モリの増加をも招くことなく、静止用およびストロボ用
の映像信号を得ることができるものである。この第１図
において、第６図と対応する部分には同一符号を付し、
その詳細説明は省略する。

同図において、ラインメモリ７ａの出力信号は切換スイ
ッチ２１のＡ側の固定端子に供給され、フィールドメモ
リ３の出力信号は信号処理回路５および動き検出回路６
に供給される。

また、ラインメモリ１２の出力信号は切換スイッチ２６
のＡ側の固定端子に供給され、フィールドメモリ１０の
出力信号は信号処理回路１１およＵ動き検出回路６に供
給される。

また、フィールドメモリ３，４．１０は２６２゜５ｌ分
の容量を持つものの、読み出しリセット信号ＲＲの位相
が制御されて、その遅延時間が切り換えられる。つまり
、静止モードおよびストロボモードの静止時には、読み
出しリセット信号ＲＲと書き込みリセット信号ＲＷとは
同位相とされ、フィールドメモリ３．４．１０は２６２
．５Ｈの遅延時間を有するようにされる。一方、その他
のときには；　読み出しリセット信号ＲＲは書き込みリ
セット信号ＲＷよりＨ／２だけ位相が進むようにされ、
フィールドメモリ３．　４．　１’０は２６２Ｈの遅延
時間を有するようにされる。

第２図は、書き込みリセット信号ＲＷおよび読み出しリ
セット信号ＲＲの発生回路を示しており、この発生回路
は制御回路３０内に設けられる。

同図において、垂直同期信号ＶＤはオア回路２０１に供
給され、このオア回１ｍ２０１の出力信号はアンド回路
２０２に供給される。このアンド回路２０２の出力信号
は５１２進カウン９．２０３にロード信号（リセット信
号）として供給される。

また、水平同期信号ＨＤは逓倍回路２０４で２逓倍され
たのちカウンタ２０３にクロックとして供給される。そ
して、このカウンタ２０３のＱＯ出力およびＱＩＯ出力
はナンド回路２０５に供給され、このナンド回路２０５
の出力信号はアンド回路２０２に供給される。

また、カウンタ２０３のＱＩＯ出力はラッチ回路２０６
〜２０８の直列回路に供給される。これらラッチ回路２
０６〜２０Ｂには逓倍回路２０４の出力信号がクロック
として供給される。そして、カウンタ２０３のＱＩＯ出
力およびラッチ回路２０６．２０７の出力信号はオア回
路２０９に供給され、このオア回路２０９の出力信号は
オア回路２０１に供給される。

この場合、カウンタ２０３からは、−度垂直同期信号Ｖ
Ｄ付近に位相が決まると、その位相で安定に２６２．５
Ｈ周期の信号が発生される。なお、アンド回路２０２よ
り出力される２６２．５Ｈ周朋の同期信号ＰＤは、第７
図例の回路に垂直同明信号ＶＤの代わりに供給される。

また、ラッチ回路２０７の出力信号はナンド回路２１０
に供給されると共に、このナンド回路２１０には逓倍回
路２０４の出力信号が供給される。

そして、このナンド回路２１０の出力信号は切換スイッ
チ２１１のＡ１１ｌの固定端子に供給される。

また、ラッチ回路２０８の出力信号はナンド回路２１２
に供給されると共に、このナンド回路２１２には逓倍回
路２０４の出力信号が供給される。

そして、このナンド回路２１２の出力信号は書き込みリ
セット信号ＲＷとして出力されると共に、切換スイッチ
２１１のＢｆｌｌの固定端子に供給される。

切換スイッチ２１１には、第７図例の制暉回路で形成さ
れる信号ｓｂが切換側ｍｉＮ号として供給される。この
切換スイッチ２１１は、信号ｓｂがハイレベルｒＨＪで
あるときにはＡｌ１Ｉに接続され、ローレベル「Ｌ」で
あるときにはＢ側に接続される。そして、この切換スイ
ッチ１１３の出力信号は読み出しリセット信号ＲＲとし
て出力される。

この場合、書き込みリセット信号ＲＷおよび読み出しリ
セット信号ＲＲは、それぞれ２６２．５Ｈの周期で出力
される。そして、切換スイッチ２１１がＡ（ＩＩに接続
されるときには、読み出しリセット信号ＲＲは書き込み
リセット信号ＲＷよりＨ／２だけ位相が進んだものとな
り、これによりフィールドメモリ３．４．１０は２６２
Ｈの遅延時間を有するようにされる。一方、切換スイッ
チ２１１がＢ１１に接続されるときには、読み出しリセ
ット信号ＲＲと書き込みリセット信号ＲＷとは同位相と
なり、これによりフィールドメモリ３，４゜１０は２６
２．５Ｈの遅延時間を有するようにされる。

本例において、その他は第６図例と同様に構成される。

以上の構成において、制御回路３０に、ローレベルｒＬ
Ｊの静止指令信号ＣＭＳあるいはストロボ指令信号ＣＭ
Ｒが供給されず、信号ｓｂがハイレベル「Ｈ」であると
きには、リセット信号発生回路（第２図に図示）の切換
スイッチ２１１はＡ側に接続されるので、フィールドメ
モリ３．４゜１０に供給される読み出しリセット信号Ｒ
Ｒは書き込みリセット信号ＲＷよりＨ／２だけ位相の進
んだものとなり（第３図に、　　Ｌおよび第４図Ｊ。

■（に図示）、これらフィールドメモリ３．　４．　１
０は２６２Ｈの遅延時間を有するものとなる。

この場合、入力端子１に供給される輝度信号をａ、フィ
ールドメモリ２．３および４の出力信号をす。

ｄおよびｅ、ラインメモリ７ａおよび７ｂの出力信号を
Ｃおよびｆとすると、これら信号ａ−ｆの走査線位置は
、第１４１！Ｉに示すようになる。

また、入力端子８に供給される色信号Ｃをａ′フィール
ドメモリ９および１０の出力信号をｂ′およびｄ′　ラ
インメモリ１２の出力信号をＣ′とすると、これら信号
ａ′〜ｄ′の走査線位置は、第１０図に示すようになる
。したがって、この場合には、第６図例と同様の構成と
なり同様の動作をする。

次に、ローレベルｒＬＪの静止指令信号ＣＭＳあるいは
ストロボ指令信号ＣＭＲが供給され、信号ｓｂがローレ
ベルｒＬＪとなるときには、り曳ット信号発生回路の切
換スイッチ２１１はＢ＠に接続されるので、フィールド
メモリ３．４．１０に供給される読み出しリセット信号
ＲＲと書き込みリセット信号ＲＷは同位相となり、これ
らフィールドメモリ３，４．１０は２６２．５Ｈの遅延
時間を有するものとなる（第３図に、　　Ｌ、第４図Ｊ
、　　Ｋに図示）。

この場合、フィールドメモリ３．４．１０からは、第６
図例と同様に２６２．５分の信号Ｙｍ。

ＹｌおよびＣ１が繰り返し出力される。したがって、こ
の場合にも、第６図例と同様の構成となり、同様の動作
をする。

なお、第３図Ａ−Ｊには、第８図Ａ−Ｊと同様のものを
示しており、また、第４図Ａ〜１には、第１０１！ＩＡ
−１と同様のものを示している。

このように本例によれば、第６図例で必要としている遅
延整合用のラインメモリ２３．２７が不要となり、フィ
ールドメモリの他にラインメモリの増加を招くことなく
、高画質の静止画あるいはストロボ画を実現することが
できる。

次に、第５図はこの発明の他の実施例を示すものであり
、走査変換を行なわない出力において高画質の静止画あ
るいはストロボ画を実現するものである。本例は第１１
図例に対応したものである。

本例において、第１１図例と異なる部分は上述実施例で
説明したと同様であるので、その説明は省略する。

なお、上述実施例は一例であり、輝度信号系に３個のフ
ィールドメモリ２〜４を備え、一方、色信号系に２個の
フィールドメモリ９．１０を有するものであるが、この
発明は、２次元処理用の信号を得るフィールドメモリ２
．９以降に３個以上のフィールドメモリを備えるものに
同様に適用することができる。

また、上述実施例においては、輝度信号系と色信号系と
の構成が若干具なるようにされたものであるが、色信号
系を輝度信号と同様の構成とできることは勿論である。

［発明の効果］ 以上説明したように、この発明によれば、フィールドメ
モリおよびラインメモリの増加を招くことなく、高画質
の静止画あるいはストロボ画を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図はリ
セット信号発生回路の構成図、第３図および第４図は第
１図例の動作説明図、第５図はこの発明の他の実施例を
示す構成図、第６図は映像信号処理装置の一例の構成図
、第７図は制御回路の構成図、第８図は静止モードの動
作説明図、第９図は書き込みリセット信号の位相シフト
の説明図、第１０図はストロボモードの動作説明図、第
１１図は映像信号処理装置の他の例を示す構成図、第１
２図はその説明のための図、第１３図は従来例の構成図
、第１４図および第１５図はその説明のための図である
。 １、　８　・　・　・ ２〜４．９．１０　　・　◆　◆ ５．１１−−　　・ ６　■　・ ７ａ＋　　７ｂ、　　　１２．　３２゜１３　◆　■ １４Ｙ、　　　１４Ｃ◆　・　◆ ２１、　２２．　２４．　２５゜ 入力端子 フィールドメモリ 信号処理回路 動き検出回路 ４ ラインメモリ 倍速変換回路 出力端子 ２６、　２８．　３ １゜ 　３ ・切換スイッチ ３０　◆ 制御回路

Claims (1)

【特許請求の範囲】
1. （１）入力映像信号が供給される複数個のフィールドメ
   モリの直列回路と、 上記入力映像信号および複数個のフィールドメモリの出
   力信号より動き情報を検出する動き検出手段と、 上記動き情報に基づいて上記入力映像信号および複数個
   のフィールドメモリの出力信号を処理して出力映像信号
   を得る信号処理手段と、 この信号処理手段の、出力信号を上記複数個のフィール
   ドメモリの内の一のフィールドメモリに書き込み信号と
   して供給する第１のスイッチ回路と、上記信号処理手段
   の出力信号と上記一のフィールドメモリの出力信号とを
   切り換え出力する第２のスイッチ回路と、 上記第１および第２のスイッチ回路の切り換えを制御す
   る切換制御信号および上記一のフィールドメモリの書き
   込みを禁止する制御信号を出力するタイミング発生手段
   と、 上記一のフィールドメモリの読み出しリセット位相を切
   り換えて、その遅延時間を切り換える遅延時間切換手段
   とを備えてなる映像信号処理装置。