JPH0361225B2 - - Google Patents
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- JPH0361225B2 JPH0361225B2 JP26024485A JP26024485A JPH0361225B2 JP H0361225 B2 JPH0361225 B2 JP H0361225B2 JP 26024485 A JP26024485 A JP 26024485A JP 26024485 A JP26024485 A JP 26024485A JP H0361225 B2 JPH0361225 B2 JP H0361225B2
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- register
- registers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
発明の効果
〔概要〕
複数個の演算処理部、又は１個乃至複数個のメ
モリアクセス処理部を含む複数個の演算処理部を
持つデータ処理装置において、命令発信制御部の
近傍に、命令投入部で選択された命令のコピーを
格納する発信待機レジスタQXを設け、各命令の
処理サイクルの次のサイクルで発信条件を判定す
る命令を選択して格納するように制御することに
より、発信制御を、上記発信待機レジスタQXの
内容のみで行うようにしたものである。
モリアクセス処理部を含む複数個の演算処理部を
持つデータ処理装置において、命令発信制御部の
近傍に、命令投入部で選択された命令のコピーを
格納する発信待機レジスタQXを設け、各命令の
処理サイクルの次のサイクルで発信条件を判定す
る命令を選択して格納するように制御することに
より、発信制御を、上記発信待機レジスタQXの
内容のみで行うようにしたものである。
本発明は、データ処理装置、例えば、ベクトル
データ処理装置において、後発の命令を先発の命
令より先に実行できるようにした命令制御方式に
関する。
データ処理装置において、後発の命令を先発の命
令より先に実行できるようにした命令制御方式に
関する。
最近の半導体技術の著しい進歩に伴つて、デー
タ処理装置の大きな機能ブロツクが、１つのチツ
プ、或いはプリント板内に高集積化されるように
なつてきた。
タ処理装置の大きな機能ブロツクが、１つのチツ
プ、或いはプリント板内に高集積化されるように
なつてきた。
又、該データ処理装置を高速化する為に、マシ
ンサイクルを短くする動向にあり、該チツプ、或
いはプリント板間での論理遅延が、当該データ処
理装置の処理能力に影響を与えるようになつてき
た。
ンサイクルを短くする動向にあり、該チツプ、或
いはプリント板間での論理遅延が、当該データ処
理装置の処理能力に影響を与えるようになつてき
た。
一方、複数の演算パイプライン、又は、１つ乃
至複数個のメモリアクセスパイプラインを含む演
算パイプラインを備えたベクトルデータ処理装置
においては、１つのベクトル命令で、多量のデー
タについての処理を行う為、複数のベクトル命令
間において、該命令の順序性を守る要因がなけれ
ば、後続の命令を先行して実行させることによ
り、該ベクトルデータ処理装置全体の処理能力を
大幅に向上させることができる。
至複数個のメモリアクセスパイプラインを含む演
算パイプラインを備えたベクトルデータ処理装置
においては、１つのベクトル命令で、多量のデー
タについての処理を行う為、複数のベクトル命令
間において、該命令の順序性を守る要因がなけれ
ば、後続の命令を先行して実行させることによ
り、該ベクトルデータ処理装置全体の処理能力を
大幅に向上させることができる。
このようなベクトルデータ処理装置において
は、命令制御部が、大きく分けて命令投入部と、
命令発信部とから構成されており、命令投入部の
待ち合わせレジスタQ1，Q2中にある命令を選択
して、命令発信部に送り、先行命令と比較して発
信条件を判定した後、該発信を妨げる要因がなけ
れば、該ベクトル命令を命令発信部に取り込み、
関連する演算部を起動するような命令制御を行つ
ている。（後述の特開昭57−161938号公報参照） この場合、上記命令投入部と、命令発信部と
が、別々のチツプ、或いはプリント板に収容され
ている場合には、命令投入部から命令発信部への
データの転送に伴う論理遅延や、命令投入部にお
ける前述の待ち合わせレジスタQ1，Q2の何れか
を選択する為の選択回路の論理段数による論理遅
延のため、当該命令の発信制御に時間がかかり、
命令投入部の命令が発信されるのが遅くなつてし
まうと云う問題があつた。
は、命令制御部が、大きく分けて命令投入部と、
命令発信部とから構成されており、命令投入部の
待ち合わせレジスタQ1，Q2中にある命令を選択
して、命令発信部に送り、先行命令と比較して発
信条件を判定した後、該発信を妨げる要因がなけ
れば、該ベクトル命令を命令発信部に取り込み、
関連する演算部を起動するような命令制御を行つ
ている。（後述の特開昭57−161938号公報参照） この場合、上記命令投入部と、命令発信部と
が、別々のチツプ、或いはプリント板に収容され
ている場合には、命令投入部から命令発信部への
データの転送に伴う論理遅延や、命令投入部にお
ける前述の待ち合わせレジスタQ1，Q2の何れか
を選択する為の選択回路の論理段数による論理遅
延のため、当該命令の発信制御に時間がかかり、
命令投入部の命令が発信されるのが遅くなつてし
まうと云う問題があつた。
このような事情から、命令投入部と、命令発信
部との間の命令制御タイミングは同じにして、且
つ命令投入部と、命令発信部との間のブロツク間
転送の存在を見掛け上見えないようにして、当該
ベクトルデータ処理装置の処理能力を向上させる
命令制御方式が要求されるようになつてきた。
部との間の命令制御タイミングは同じにして、且
つ命令投入部と、命令発信部との間のブロツク間
転送の存在を見掛け上見えないようにして、当該
ベクトルデータ処理装置の処理能力を向上させる
命令制御方式が要求されるようになつてきた。
一般に、複数のエレメントを有する第２オペラ
ンドＡ（a0，a1，…ao-1）と、複数のエレメント
を有する第３オペランドＢ（b0，b1，……bo-1）
とで、対応するエレメント同志に演算を施し、演
算結果の第１オペランドＣ（c1，C1，……co-1）
（ここで、Ｃ＝Ａ＋Ｂなる演算を施すならば、ci
＝ai+bi）を得るデータ処理装置は、 ベクトルデータ処理装置と呼ばれている。
ンドＡ（a0，a1，…ao-1）と、複数のエレメント
を有する第３オペランドＢ（b0，b1，……bo-1）
とで、対応するエレメント同志に演算を施し、演
算結果の第１オペランドＣ（c1，C1，……co-1）
（ここで、Ｃ＝Ａ＋Ｂなる演算を施すならば、ci
＝ai+bi）を得るデータ処理装置は、 ベクトルデータ処理装置と呼ばれている。
これに対して、エレメントが１個（ｎ＝１）に
限定された従来の汎用処理装置はスラカー処理装
置と呼ばれている。
限定された従来の汎用処理装置はスラカー処理装
置と呼ばれている。
第３図はベクトルデータ処理装置の概要を示し
た図であつて、実線の矢印データの流れを示し、
点線の矢印は制御信号の流れを示している。
た図であつて、実線の矢印データの流れを示し、
点線の矢印は制御信号の流れを示している。
先ず、ストア制御部４はベクトル・レジスタ６
からのデータを主記憶装置MS１に格納する為の
ものであり、ロード処理部５は主記憶装置MS１
からデータを読み出して、ベクトル・レジスタ６
に格納する為のものである。
からのデータを主記憶装置MS１に格納する為の
ものであり、ロード処理部５は主記憶装置MS１
からデータを読み出して、ベクトル・レジスタ６
に格納する為のものである。
該ベクトル・レジスタ６は、複数のエレメント
よりなるベクトルデータを保持するベクトル・レ
ジスタを複数個有している。
よりなるベクトルデータを保持するベクトル・レ
ジスタを複数個有している。
上記ストア処理部４、ロード処理部５、乗算器
MP７、及び加算器AD８はパイプライン構造の
ものである。
MP７、及び加算器AD８はパイプライン構造の
ものである。
命令制御部９は、ベクトル・レジスタ６や、ス
トア処理部４、ロード処理部５、乗算器MP７、
加算器AD８等を制御する。
トア処理部４、ロード処理部５、乗算器MP７、
加算器AD８等を制御する。
上記ストア処理部４、ロード処理部５、乗算器
MP７、加算器AD８を含めて演算処理部と称す
る。
MP７、加算器AD８を含めて演算処理部と称す
る。
又、ベクトル命令は命令コード、第１オペラン
ド指定部、第２オペランド指定部、及び第３オペ
ランド指定部を有しており、例えば、ベクトル乗
算命令は、 VM １，２，３ で表される。これは、ベクトル・レジスタ２の内
容と、ベクトル・レジスタ３の内容とを乗算し、
該乗算結果をベクトル・レジスタ１に格納するも
である。
ド指定部、第２オペランド指定部、及び第３オペ
ランド指定部を有しており、例えば、ベクトル乗
算命令は、 VM １，２，３ で表される。これは、ベクトル・レジスタ２の内
容と、ベクトル・レジスタ３の内容とを乗算し、
該乗算結果をベクトル・レジスタ１に格納するも
である。
ベクトル加算命令は、
VA ４，５，１
で表される。これは、ベクトル・レジスタ５の内
容と、ベクトル・レジスタ１の内容を加算し、該
加算結果をベクトル・レジスタ４に格納するもの
である。
容と、ベクトル・レジスタ１の内容を加算し、該
加算結果をベクトル・レジスタ４に格納するもの
である。
一般に、ベクトル命令を処理する場合には、乗
算器MP７や、加算器AD８等をパイプライン構
造とし、先行しているエレメントの演算処理が完
了する前に、後続のエレメントを該演算パイプラ
インに投入するようにしている。
算器MP７や、加算器AD８等をパイプライン構
造とし、先行しているエレメントの演算処理が完
了する前に、後続のエレメントを該演算パイプラ
インに投入するようにしている。
第４図は加算器ADにおけるベクトル加算命令
の処理状況を示した図であつて、ａ図に示すよう
に、 データの読み出し（READ） 両オペランドの指数比較（COMPARE） 指数合わせのためのシフト（PRE SHUFT） 加算（ADD） 加算後の正規化のためのシフト（POST
SHIFT） データの書き込み（WRITE） の６段階のパイプラインとなる。このような命令
処理は本図ｂのように平行四辺形で表され、縦方
向は上記のパイプラインの各段階を示し、横方向
は当該ベクトル加算命令で処理されるエレメント
数を示している。
の処理状況を示した図であつて、ａ図に示すよう
に、 データの読み出し（READ） 両オペランドの指数比較（COMPARE） 指数合わせのためのシフト（PRE SHUFT） 加算（ADD） 加算後の正規化のためのシフト（POST
SHIFT） データの書き込み（WRITE） の６段階のパイプラインとなる。このような命令
処理は本図ｂのように平行四辺形で表され、縦方
向は上記のパイプラインの各段階を示し、横方向
は当該ベクトル加算命令で処理されるエレメント
数を示している。
今、 VM １，２，３
VA ４，５，１
VA ７，８，９
と云うベクトル命令列があつたとする。
このときの通常の処理では、第５図のベクトル
命令列の通常の処理を示す図に示した如くに処理
される。但し、ベクトル乗算命令は、11段階のパ
イプラインであり、エレメント数は８であるとす
る。本図において、の「VA ４，５，１」が
時刻＝11から始まつているのは、該「VA ４，
５，１」がの「VM １，２，３」の結果デー
タを使用しているからであり、少なくとも、第１
エレメントの乗算が完了しないと、当該加算を開
始することができないことによる。
命令列の通常の処理を示す図に示した如くに処理
される。但し、ベクトル乗算命令は、11段階のパ
イプラインであり、エレメント数は８であるとす
る。本図において、の「VA ４，５，１」が
時刻＝11から始まつているのは、該「VA ４，
５，１」がの「VM １，２，３」の結果デー
タを使用しているからであり、少なくとも、第１
エレメントの乗算が完了しないと、当該加算を開
始することができないことによる。
の「VA ７，８，９」は先行のベクトル命
令とは、ベクトル・レジスタの干渉がないので、
の「VA ４，５，１」の前に先行して実行さ
せることにより、命令処理時間を短縮させること
ができる。
令とは、ベクトル・レジスタの干渉がないので、
の「VA ４，５，１」の前に先行して実行さ
せることにより、命令処理時間を短縮させること
ができる。
第６図は後発のベクトル命令を先行のベクトル
命令より先に実行させた場合の命令処理を示した
図であつて、命令処理時間の短縮状態を良く示し
ている。
命令より先に実行させた場合の命令処理を示した
図であつて、命令処理時間の短縮状態を良く示し
ている。
具体的には、第６図の例では、第５図の通常の
処理形態に比較して、命令処理時間が９サイクル
短くなつていることが分かる。（例えば、37サイ
クルから28サイクル） このように、プログラムで指示されたベクトル
命令の実行順序をを変更するように制御すると、
ベクトルデータ処理装置の処理能力は大幅に向上
することになる。
処理形態に比較して、命令処理時間が９サイクル
短くなつていることが分かる。（例えば、37サイ
クルから28サイクル） このように、プログラムで指示されたベクトル
命令の実行順序をを変更するように制御すると、
ベクトルデータ処理装置の処理能力は大幅に向上
することになる。
そこで、改良されたベクトルデータ処理装置に
おける命令制御方式が、特開昭57−161938号公報
に開示されている。
おける命令制御方式が、特開昭57−161938号公報
に開示されている。
第７図は改良された命令制御部の一実施例をブ
ロツク図で示した図であつて、第８図は命令の追
い越しが行われる場合の動作をタイムチヤートで
示した図である。
ロツク図で示した図であつて、第８図は命令の追
い越しが行われる場合の動作をタイムチヤートで
示した図である。
先ず、フエツチレジスタＦ１０には、主記憶装
置MS１から取り出された命令情報がセツトされ
る。Q1，Q2投入制御回路１１はレジスタ干渉チ
エツク回路１３−１，及び１３−２が、レジスタ
干渉なしを示していること等を条件として、上記
フエツチレジスタＦ１０の命令情報を待ち合わせ
レジスタQ1，１２−１，又はQ2，１２−２へ移
す。
置MS１から取り出された命令情報がセツトされ
る。Q1，Q2投入制御回路１１はレジスタ干渉チ
エツク回路１３−１，及び１３−２が、レジスタ
干渉なしを示していること等を条件として、上記
フエツチレジスタＦ１０の命令情報を待ち合わせ
レジスタQ1，１２−１，又はQ2，１２−２へ移
す。
セレクタSEL１４は、１サイクル毎に制御信号
の値を反転する選択制御回路１９からの制御信号
に従つて、上記待ち合わせレジスタQ1，１２−
１，又はQ2，１２−２の何れかを交互に選択す
る。
の値を反転する選択制御回路１９からの制御信号
に従つて、上記待ち合わせレジスタQ1，１２−
１，又はQ2，１２−２の何れかを交互に選択す
る。
次に、命令発信制御回路１５は、レジスタ干渉
チエツク回路１８−１，及び１８−２の双方が、
レジスタ干渉なしを示していること等を条件とし
て、セレクタSEL１４の出力がベクトル加算命令
のときには、この命令情報を加算レジスタAR１
７に、該セレクタSEL１４の出力がベクトル乗算
命令のときには、この命令情報を乗算レジスタ
MR１６に移し、これと同時に演算処理部起動情
報を送出する。
チエツク回路１８−１，及び１８−２の双方が、
レジスタ干渉なしを示していること等を条件とし
て、セレクタSEL１４の出力がベクトル加算命令
のときには、この命令情報を加算レジスタAR１
７に、該セレクタSEL１４の出力がベクトル乗算
命令のときには、この命令情報を乗算レジスタ
MR１６に移し、これと同時に演算処理部起動情
報を送出する。
このような、命令制御部９において、ベクトル
命令の追い越しが行われる場合の動作をタイムチ
ヤートで示したものが、第８図である。
命令の追い越しが行われる場合の動作をタイムチ
ヤートで示したものが、第８図である。
本図において、「VM １，２，３」なる命令情
報は、時刻Ｔ＝０において、フエツチレジスタＦ
１０にセツトされ、時刻Ｔ＝１で待ち合わせレジ
スタQ1，１２−１に移され、Ｔ＝２で乗算レジ
スタMR１６に移されることにより、乗算が開始
される。この時、乗算開始と同時にWRITE開始
前フラグが“オン”にセツトされ、ベクトル・レ
ジスタ６への演算結果の書き込みが開始されると
“オン”にリセツトされる。
報は、時刻Ｔ＝０において、フエツチレジスタＦ
１０にセツトされ、時刻Ｔ＝１で待ち合わせレジ
スタQ1，１２−１に移され、Ｔ＝２で乗算レジ
スタMR１６に移されることにより、乗算が開始
される。この時、乗算開始と同時にWRITE開始
前フラグが“オン”にセツトされ、ベクトル・レ
ジスタ６への演算結果の書き込みが開始されると
“オン”にリセツトされる。
「VA ４，５，１」なる命令情報は、時刻Ｔ
＝１でフエツチレジスタＦ１０にセツトされ、時
刻Ｔ＝２で待ち合わせレジスタQ2，１２−２に
セツトされる。
＝１でフエツチレジスタＦ１０にセツトされ、時
刻Ｔ＝２で待ち合わせレジスタQ2，１２−２に
セツトされる。
この場合、命令発信制御回路１５において、命
令発信条件が検査されるが、乗算レジスタMR１
６に保持されている「VM １，２，３」の第１
オペランドレジスタと、上記待ち合わせレジスタ
Q2，１２−２に保持されている上記「VA ４，
５，１」の第３オペランドレジスタとがレジスタ
干渉を起こしているので、該待ち合わせレジスタ
Q2，１２−２に保持されている「VA ４，５，
１」命令の発信は待たされるように機能する。
令発信条件が検査されるが、乗算レジスタMR１
６に保持されている「VM １，２，３」の第１
オペランドレジスタと、上記待ち合わせレジスタ
Q2，１２−２に保持されている上記「VA ４，
５，１」の第３オペランドレジスタとがレジスタ
干渉を起こしているので、該待ち合わせレジスタ
Q2，１２−２に保持されている「VA ４，５，
１」命令の発信は待たされるように機能する。
時刻Ｔ＝２で、「VA ７，８，９」なる命令が
フエツチレジスタＦ１０にセツトされると、待ち
合わせレジスタQ2，１２−２に保持されている
「VA ４，５，１」命令と、フエツチレジスタＦ
１０に保持されている上記「VA ７，８，９」
命令との間には、レジスタ干渉がないので、時刻
Ｔ＝３において、「VA ７，８，９」命令が待ち
合わせレジスタQ1，１２−１に移され、且つ命
令の発信を妨げる要因がないので、時刻Ｔ＝４に
おいて、該「VA ７，８，９」命令は、加算レ
ジスタAR１７に移されると共に、加算器AD８
に対して加算処理の起動をかけるように動作す
る。
フエツチレジスタＦ１０にセツトされると、待ち
合わせレジスタQ2，１２−２に保持されている
「VA ４，５，１」命令と、フエツチレジスタＦ
１０に保持されている上記「VA ７，８，９」
命令との間には、レジスタ干渉がないので、時刻
Ｔ＝３において、「VA ７，８，９」命令が待ち
合わせレジスタQ1，１２−１に移され、且つ命
令の発信を妨げる要因がないので、時刻Ｔ＝４に
おいて、該「VA ７，８，９」命令は、加算レ
ジスタAR１７に移されると共に、加算器AD８
に対して加算処理の起動をかけるように動作す
る。
このようにして、後発命令の先行命令に対する
追い越しが行われる。
追い越しが行われる。
上記の特開昭57−161938号公報には、他の追い
越し方式も開示されているが、次に述べる問題点
に関しては条件を示すので、ここでは省略する。
越し方式も開示されているが、次に述べる問題点
に関しては条件を示すので、ここでは省略する。
従つて、従来の命令制御方式においては、命令
の発信制御はかなり複雑な論理が必要となる為、
上記命令発信制御回路１５の論理段数が多くなる
と云う問題があつた。
の発信制御はかなり複雑な論理が必要となる為、
上記命令発信制御回路１５の論理段数が多くなる
と云う問題があつた。
又、回路を構成する物量も多くなるので、第７
図で示した命令投入部と、命令発信部とを、互い
に離れた別々のブロツク（例えば、別々のチツプ
とか、プリント板）に分けて構成する必要が出て
くる。
図で示した命令投入部と、命令発信部とを、互い
に離れた別々のブロツク（例えば、別々のチツプ
とか、プリント板）に分けて構成する必要が出て
くる。
このようにすると、信号の遅延時間を伸ばす原
因となつて、命令発信制御を、前述の命令投入か
ら命令発信迄の１マシンサイクルの間で済ますこ
とが困難となり、ひいては、該マシンサイクルの
増加を余儀なくされる場合も生じてくる。
因となつて、命令発信制御を、前述の命令投入か
ら命令発信迄の１マシンサイクルの間で済ますこ
とが困難となり、ひいては、該マシンサイクルの
増加を余儀なくされる場合も生じてくる。
特に、発信条件の判定の前に、待ち合わせレジ
スタQ1，Q2，１２−１，１２−２中の命令情報
を、セレクタSEL１４を通してブロツク間の転送
を行い、命令発信制御回路１５へ送出する迄の遅
延時間がネツクになる。
スタQ1，Q2，１２−１，１２−２中の命令情報
を、セレクタSEL１４を通してブロツク間の転送
を行い、命令発信制御回路１５へ送出する迄の遅
延時間がネツクになる。
本発明は上記従来の欠点に鑑み、命令投入部の
待ち合わせレジスタQ1，Q2から命令発信制御回
路迄の論理遅延のネツクを解消する方法を提供す
ることを目的とするものである。
待ち合わせレジスタQ1，Q2から命令発信制御回
路迄の論理遅延のネツクを解消する方法を提供す
ることを目的とするものである。
第１図は、本発明の概念を示した図であり、第
２図が本発明の一実施例の概念をブロツク図で示
した図である。
２図が本発明の一実施例の概念をブロツク図で示
した図である。
本発明においては、発信待機レジスタQX２０
を命令発信制御回路１５の近傍、例えば、直前に
設けると共に、Q1，Q2投入制御回路１１の出力
をセレクタSEL１４にバイパスするルートを設け
るように構成し、QX入力選択制御回路２１が、
各々の条件に対して以下のような制御を、セレク
タSEL１４で行うようにする。
を命令発信制御回路１５の近傍、例えば、直前に
設けると共に、Q1，Q2投入制御回路１１の出力
をセレクタSEL１４にバイパスするルートを設け
るように構成し、QX入力選択制御回路２１が、
各々の条件に対して以下のような制御を、セレク
タSEL１４で行うようにする。
(a) 選択制御回路１９が待ち合わせレジスタQ1
（以下、Q1レジスタと云う）１２−１を選択す
る１サイクル前のタイミングに、Q1，Q2投入
制御回路１１がQ1レジスタ１２−１に命令を
投入するとき、フエツチレジスタ（以下、Ｆレ
ジスタて云う）１０の命令情報を選択し、該命
令がQ1レジスタ１２−１にセツトされると同
時に、発信待機レジスタ（以下、QXレジスタ
と云う）２０もセツトするように制御する。
（以下、Q1レジスタと云う）１２−１を選択す
る１サイクル前のタイミングに、Q1，Q2投入
制御回路１１がQ1レジスタ１２−１に命令を
投入するとき、フエツチレジスタ（以下、Ｆレ
ジスタて云う）１０の命令情報を選択し、該命
令がQ1レジスタ１２−１にセツトされると同
時に、発信待機レジスタ（以下、QXレジスタ
と云う）２０もセツトするように制御する。
但し、Q1レジスタ１２−１にセツトされな
いときには、QXレジスタ２０にもセツトしな
い。
いときには、QXレジスタ２０にもセツトしな
い。
(b) 選択制御回路１９がQ1レジスタ１２−１を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ1レジスタ１２−１に
命令を投入しないときには、該Q1レジスタ１
２−１をQXレジスタ２０にセツトする。
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ1レジスタ１２−１に
命令を投入しないときには、該Q1レジスタ１
２−１をQXレジスタ２０にセツトする。
(c) 選択制御回路１９が待ち合わせレジスタQ2
（以下、レジスタと云う）１２−２を選択する
１サイクル前のタイミングに、Q1，Q2投入制
御回路１１がQ2レジスタ１２−２に命令を投
入するとき、Ｆレジスタ１０の命令情報を選択
し、該命令がQ2レジスタ１２−２にセツトさ
れると同時に、QXレジスタ２０にもセツトす
るように制御する。
（以下、レジスタと云う）１２−２を選択する
１サイクル前のタイミングに、Q1，Q2投入制
御回路１１がQ2レジスタ１２−２に命令を投
入するとき、Ｆレジスタ１０の命令情報を選択
し、該命令がQ2レジスタ１２−２にセツトさ
れると同時に、QXレジスタ２０にもセツトす
るように制御する。
但し、Q2レジスタ１２−２にセツトされな
いときには、QXレジスタ２０にもセツトしな
い。
いときには、QXレジスタ２０にもセツトしな
い。
(d) 選択制御回路１９がQ2レジスタ１２−２を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ2レジスタ１２−２に
命令を投入しないときには、該Q2レジスタ１
２−２をQXレジスタ２０にセツトする。
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ2レジスタ１２−２に
命令を投入しないときには、該Q2レジスタ１
２−２をQXレジスタ２０にセツトする。
以上の動作を概念的に示したものが、第１図で
あつて、横軸のＦ，Q2，Q1，QX，MR，ARは
前述の各レジスタを示しており、縦軸のＴ１〜各
時刻を示しており、〜は命令情報を示してい
る。そして、備考欄の(a)〜が上記制御条件に対応
している。
あつて、横軸のＦ，Q2，Q1，QX，MR，ARは
前述の各レジスタを示しており、縦軸のＴ１〜各
時刻を示しており、〜は命令情報を示してい
る。そして、備考欄の(a)〜が上記制御条件に対応
している。
本図から明らかな如く、本発明を実施した場合
には、命令発信部から見たときの、QXレジスタ
２０の内容は、前述の選択制御回路１９が選択し
たQ1レジスタ１２−１、或いはQ2レジスタ１２
−２の内容と全く一致しており、且つタイミング
的にも、遅延が見られないと云う特徴がある。
には、命令発信部から見たときの、QXレジスタ
２０の内容は、前述の選択制御回路１９が選択し
たQ1レジスタ１２−１、或いはQ2レジスタ１２
−２の内容と全く一致しており、且つタイミング
的にも、遅延が見られないと云う特徴がある。
以上のように制御すれば、どのような場合で
も、１マシンサイクル毎に、QXレジスタ２０に
は、Q1レジスタ１２−１，又はQ2レジスタ１２
−２の命令のコピーが交互にセツトされることが
分かる。
も、１マシンサイクル毎に、QXレジスタ２０に
は、Q1レジスタ１２−１，又はQ2レジスタ１２
−２の命令のコピーが交互にセツトされることが
分かる。
つまり、QXレジスタ２０からの出力は、論理
的にはセレクタSEL１４の出力と同じであり、且
つタイミング的にも同じである。
的にはセレクタSEL１４の出力と同じであり、且
つタイミング的にも同じである。
従つて、セレクタSEL１４と、ブロツク間転送
の遅延時間が見えない分だけ、命令発信問題の高
速化が図れることになる。
の遅延時間が見えない分だけ、命令発信問題の高
速化が図れることになる。
即ち、本発明によれば、複数個の演算処理部、
又は１個乃至複数個のメモリアクセス処理部を含
む複数個の演算処理部を持つデータ処理装置にお
いて、命令発信制御部の近傍に、命令投入部で選
択された命令のコピーを格納する発信待機レジス
タQXを設け、各命令の処理サイクルの次のサイ
クルで発信条件を判定する命令を選択して格納す
るように制御することにより、発信制御を、上記
発信待機レジスタQXの内容のみで行うようにし
たものであるので、命令投入部から命令発信部迄
のブロツク間転送を意識する必要がなく、命令発
信制御の高速化が図れる効果がある。
又は１個乃至複数個のメモリアクセス処理部を含
む複数個の演算処理部を持つデータ処理装置にお
いて、命令発信制御部の近傍に、命令投入部で選
択された命令のコピーを格納する発信待機レジス
タQXを設け、各命令の処理サイクルの次のサイ
クルで発信条件を判定する命令を選択して格納す
るように制御することにより、発信制御を、上記
発信待機レジスタQXの内容のみで行うようにし
たものであるので、命令投入部から命令発信部迄
のブロツク間転送を意識する必要がなく、命令発
信制御の高速化が図れる効果がある。
以下本発明の実施例を図面によつて詳述する。
前述の第２図は、本発明の一実施例の概略をブ
ロツク図で示した図であつて、投入制御回路１１
からセレクタSEL１４に対する命令情報のバイパ
ス通路と、QX入力選択制御回路２１、発信待機
レジスタQX２０が本発明を実施するのに必要な
機能ブロツクである。尚、全図を通して、同じ符
号は同じ対象物を示している。又、本実施例にお
いては、説明の便宜上、本発明に直接関係しない
レジスタ干渉チエツク回路は省略してある。
ロツク図で示した図であつて、投入制御回路１１
からセレクタSEL１４に対する命令情報のバイパ
ス通路と、QX入力選択制御回路２１、発信待機
レジスタQX２０が本発明を実施するのに必要な
機能ブロツクである。尚、全図を通して、同じ符
号は同じ対象物を示している。又、本実施例にお
いては、説明の便宜上、本発明に直接関係しない
レジスタ干渉チエツク回路は省略してある。
本発明を実施しても、命令の発信制御の動作も
のものは従来と変わることはないので省略し、こ
こでは、本発明のポイントである。QXレジスタ
２０に対する命令情報のセツト方式を中心に説明
する。
のものは従来と変わることはないので省略し、こ
こでは、本発明のポイントである。QXレジスタ
２０に対する命令情報のセツト方式を中心に説明
する。
先ず、選択制御回路１９は従来と同じようにし
て、Q1レジスタ１２−１と、Q2レジスタ１２−
２を交互に選択する選択信号Ｓを発生し、その選
択信号Ｓと、Q1，Q2発信制御回路１１からの、
上記Q1レジスタ１２−１又は、Q2レジスタ１２
−２の何れに、Ｆレジスタ１０からの命令情報を
投入したかを示す信号Ｔとに基づいて、QX入力
選択制御回路２１が、セレクタSEL１０に対し
て、次のような制御を行う。即ち、 (a) 選択制御回路１９がQ1レジスタ１２−１を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ1レジスタ１２−１に
命令を投入するとき、Ｆレジスタ１０の命令情
報を選択し、該命令がQ1レジスタ１２−１に
セツトされると同時に、上記バイパスルートを
通してQXレジスタ２０にもセツトするように
制御する。
て、Q1レジスタ１２−１と、Q2レジスタ１２−
２を交互に選択する選択信号Ｓを発生し、その選
択信号Ｓと、Q1，Q2発信制御回路１１からの、
上記Q1レジスタ１２−１又は、Q2レジスタ１２
−２の何れに、Ｆレジスタ１０からの命令情報を
投入したかを示す信号Ｔとに基づいて、QX入力
選択制御回路２１が、セレクタSEL１０に対し
て、次のような制御を行う。即ち、 (a) 選択制御回路１９がQ1レジスタ１２−１を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ1レジスタ１２−１に
命令を投入するとき、Ｆレジスタ１０の命令情
報を選択し、該命令がQ1レジスタ１２−１に
セツトされると同時に、上記バイパスルートを
通してQXレジスタ２０にもセツトするように
制御する。
但し、Q1レジスタ１２−１にセツトされな
いときには、QXレジスタ２０にもセツトしな
い。
いときには、QXレジスタ２０にもセツトしな
い。
(b) 選択制御回路１９がQ1レジスタ１２−１を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ1レジスタ１２−１に
命令を投入しないときには、該Q1レジスタ１
２−１のみをQXレジスタ２０にセツトする。
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ1レジスタ１２−１に
命令を投入しないときには、該Q1レジスタ１
２−１のみをQXレジスタ２０にセツトする。
(c) 選択制御回路１９がQ2レジスタ１２−２を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ2レジスタ１２−２に
命令を投入するとき、Ｆレジスタ１０の命令情
報を選択し、該命令がQ2レジスタ１２−２に
セツトされると同時に、上記バイパスルートを
通してQXレジスタ２０にもセツトするように
制御する。
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ2レジスタ１２−２に
命令を投入するとき、Ｆレジスタ１０の命令情
報を選択し、該命令がQ2レジスタ１２−２に
セツトされると同時に、上記バイパスルートを
通してQXレジスタ２０にもセツトするように
制御する。
但し、Q2レジスタ１２−２にセツトされな
いときには、QXレジスタ２０にもセツトしな
い。
いときには、QXレジスタ２０にもセツトしな
い。
(d) 選択制御回路１９がQ2レジスタ１２−２を
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ2レジスタ１２−２に
命令を投入しないときには、該Q2レジスタ１
２−２のみをQXレジスタ２０にセツトする。
選択する１サイクル前のタイミングに、Q1，
Q2投入制御回路１１がQ2レジスタ１２−２に
命令を投入しないときには、該Q2レジスタ１
２−２のみをQXレジスタ２０にセツトする。
ここで、Q1レジスタ１２−１を選択する１
サイクル前のタイミング、又はQ2レジスタ１
２−２を選択する１サイクル前のタイミングで
あることを知ることは、上記選択信号Ｓの否定
をとることによつて可能である。
サイクル前のタイミング、又はQ2レジスタ１
２−２を選択する１サイクル前のタイミングで
あることを知ることは、上記選択信号Ｓの否定
をとることによつて可能である。
このように、本発明においては、QXレジスタ
からの出力を、論理的に、セレクタSEL１４の出
力と同じとすると共に、タイミング的にも同じと
した所に特徴がある。
からの出力を、論理的に、セレクタSEL１４の出
力と同じとすると共に、タイミング的にも同じと
した所に特徴がある。
以上、詳細に説明したように、本発明の命令制
御方式は、複数個の演算処理部、又は１個乃至複
数個のメモリアクセス処理部を含む複数個の演算
処理部を持つデータ処理装置において、命令発信
制御部の近傍に、命令投入部で選択された命令の
コピーを格納する発信待機レジスタQXを設け、
各命令の処理サイクルの次のサイクルで発信条件
を判定する命令を選択して格納するように制御す
ることにより、発信制御を、上記発信待機レジス
タQXの内容のみで行うようにしたものであるの
に命令投入部から命令発信部迄のブロツク間転送
を意識する必要がなく、命令発信制御の高速化が
図れる効果がある。
御方式は、複数個の演算処理部、又は１個乃至複
数個のメモリアクセス処理部を含む複数個の演算
処理部を持つデータ処理装置において、命令発信
制御部の近傍に、命令投入部で選択された命令の
コピーを格納する発信待機レジスタQXを設け、
各命令の処理サイクルの次のサイクルで発信条件
を判定する命令を選択して格納するように制御す
ることにより、発信制御を、上記発信待機レジス
タQXの内容のみで行うようにしたものであるの
に命令投入部から命令発信部迄のブロツク間転送
を意識する必要がなく、命令発信制御の高速化が
図れる効果がある。
第１図は本発明の概念を説明した図、第２図は
本発明の一実施例の概略をブロツク図で示した
図、第３図はベクトルデータ処理装置の概要を示
した図、第４図は加算器ADにおけるベクトル加
算命令の処理状況を示した図、第５図はベクトル
命令列の通常の処理を示す図、第６図は後発のベ
クトル命令を先発のベクトル命令より先に実行し
た場合の命令処理を示した図、第７図は改良され
た命令制御部の一実施例をブロツク図で示した
図、第８図は命令の追い越しが行われる場合の動
作をタイムチヤートで示した図、である。 図面において、１は主記憶装置MS、３は演算
処理部、４はストア処理部、５はロード処理部、
６はベクトル・レジスタ、７は乗算器MP、８は
加算器AD、９は命令制御部、１０はフエツチレ
ジスタＦ、１１はQ1，Q2投入制御回路、１２−
１，１２−２は待ち合わせレジスタQ1，Q2、１
３−１，１３−２，１８−１，１８−２はレジス
タ干渉チエツク回路、１４はセレクタSEL、１５
は命令発信制御回路、１６は乗算レジスタMR、
１７は加算レジスタAR、VM １，２，３、VA
４，５，１、VA ７，８，９はベクトル命令、
をそれぞれ示す。
本発明の一実施例の概略をブロツク図で示した
図、第３図はベクトルデータ処理装置の概要を示
した図、第４図は加算器ADにおけるベクトル加
算命令の処理状況を示した図、第５図はベクトル
命令列の通常の処理を示す図、第６図は後発のベ
クトル命令を先発のベクトル命令より先に実行し
た場合の命令処理を示した図、第７図は改良され
た命令制御部の一実施例をブロツク図で示した
図、第８図は命令の追い越しが行われる場合の動
作をタイムチヤートで示した図、である。 図面において、１は主記憶装置MS、３は演算
処理部、４はストア処理部、５はロード処理部、
６はベクトル・レジスタ、７は乗算器MP、８は
加算器AD、９は命令制御部、１０はフエツチレ
ジスタＦ、１１はQ1，Q2投入制御回路、１２−
１，１２−２は待ち合わせレジスタQ1，Q2、１
３−１，１３−２，１８−１，１８−２はレジス
タ干渉チエツク回路、１４はセレクタSEL、１５
は命令発信制御回路、１６は乗算レジスタMR、
１７は加算レジスタAR、VM １，２，３、VA
４，５，１、VA ７，８，９はベクトル命令、
をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数個の演算処理部、又は１個乃至複数個の
メモリアクセス処理部を含む複数個の演算処理部
を持つデータ処理装置において、 演算実行前の命令情報を保持する複数個の待ち
合わせレジスタQ1，Q2，１２−１，１２−２と、
該複数個の待ち合わせレジスタQ1，Q2，１２−
１，１２−２の内容と、新たな命令情報とを比較
して、上記待ち合わせレジスタQ1，Q2，１２−
１，１２−２に投入するQ1，Q2投入制御回路１
１と、該待ち合わせレジスタQ1，Q2，１２−１，
１２−２に保持されている命令情報群の内から１
つの命令情報を選択する選択回路SEL１４と選択
制御回路１９とからなる命令投入部と、演算実行
中の命令情報を保持する複数個のレジスタMR，
AR，１６，１７と、該演算実行中の命令情報
と、上記待ち合わせレジスタQ1，Q2，１２−１，
１２−２の内から選択された命令情報とを比較す
る手段１５と、該比較手段１５によつて、上記命
令投入部における待ち合わせレジスタQ1，Q2，
１２−１，１２−２に保持されている演算実行前
の命令群の内から１つを選択して、演算実行開始
を妨げる要因がないことを確認した命令を、上記
演算実行中の命令情報を保持する複数個のレジス
タMR，AR，１６，１７の内の“空き”レジス
タに移すと共に、該命令に対応する上記演算処理
部を起動する命令発信部とを備え、 上記命令投入部の選択回路SEL１４に、上記待
ち合わせレジスタQ1，Q2，１２−１，１２−２
に入力する命令情報Ｆ１０の出力をバイパスして
入力する手段を設けると共に、該選択回路SEL１
４によつて選択された命令情報を入力することに
よつて、各マシンサイクル毎に、該複数個の待ち
合わせレジスタQ1，Q2，１２−１，１２−２の
内の、何れか１つと同一の命令情報がセツトされ
る発信待機レジスタQX，２０を設け、 該発信待機レジスタQX，２０内の命令と、現
在演算実行中の命令情報とを比較して、演算実行
の開始を妨げる要因がないことが確認されたと
き、該命令を上記演算実行中の命令情報を保持す
る複数個のレジスタMR，AR，１６，１７の内
の“空き”レジスタに移すと共に、該命令に対応
する上記演算処理部を起動するようにしたことを
特徴とする命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26024485A JPS62119674A (ja) | 1985-11-20 | 1985-11-20 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26024485A JPS62119674A (ja) | 1985-11-20 | 1985-11-20 | 命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119674A JPS62119674A (ja) | 1987-05-30 |
| JPH0361225B2 true JPH0361225B2 (ja) | 1991-09-19 |
Family
ID=17345354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26024485A Granted JPS62119674A (ja) | 1985-11-20 | 1985-11-20 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119674A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154829A (en) * | 1997-10-20 | 2000-11-28 | Matsushita Electric Industrial Co., Ltd. | Cascaded arithmetic pipeline data processor |
-
1985
- 1985-11-20 JP JP26024485A patent/JPS62119674A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119674A (ja) | 1987-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |