JPH04153733A - 並列処理装置における命令供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は並列処理装置に関し、特に、スーパースカラ
ー型プロセサの命令供給方式の効率化に関する。

［従来の技術］ 近年のマイクロプロセサの進歩には目覚ましいものがあ
り、その高性能化とともに動作速度も高速化されてきて
いる。一方、半導体メモリの高速化がこのマイクロプロ
セサの高速化に追随することができず、半導体メモリの
アクセスがプロセサの高速化に対するボトルネックとな
っている。このため、並列処理を行なうことによりマイ
クロプロセサの性能向上を図ることが行なわれている。

このような並列処理を実現する方式の１つに、スーパー
スカラーと呼ばれる処理方式がある。このスーパースカ
ラー型のプロセサ（以下、単にスーパースカラーと称す
）は、第３０図に示すように、スーパースカラー内部の
スケジューラ２００が、命令ストリーム中の並列性を検
出し、並列処理可能な命令を並列に設けられたパイプラ
インＰ１、Ｐ２およびＰ３へ供給する方式である。すな
わち、スーパースカラーは以下の特徴をもつ処理装置で
あるといえる。

（１）　命令を複数個同時にフェッチする。

（２）　複数の機能ユニット（パイプライン）を有して
おり、複数の命令を同時に実行することができる。

（３）　フェッチされた複数の命令の中から同時に実行
可能な命令を見つけ出し、この同時に実行可能な命令を
関連の機能ユニット（パイプライン）へ同時に投入する
。

第３１図はスーパースカラーの一般的構成を示す図であ
る。第３１図において、スーパースカラーは、各々が所
定の機能を実行する複数の機能ユニット４．５．６およ
び７と、命令を格納する命令メモリ１と、命令メモリ１
から複数の命令を同時にフェッチする命令フェッチＣＩ
Ｆ）ステージ２と、命令フェッチステージ２によりフェ
ッチされた複数の命令を同時に受け、この中から同時に
実行処理可能な命令を見出して対応の機能ユニットへ投
入する命令デコード（ＩＤ）ステージ３と、演算処理結
果等を格納するためのデータメモリ８とを含む。命令メ
モリ１は、キャッシュメモリおよび外部メモリを含み、
キャツシュヒツト（キャッシュメモリ内に要求されたメ
モリが存在する状態）の場合には高速で命令を読出すこ
とができる。

命令フェッチステージ２は、命令メモリ２へ命令ポイン
タＩＦ　　ＰＣを与え、この命令ポインタＩＦ　　ＰＣ
に対応する複数の命令を命令メモリ１からフェッチする
。

命令デコードステージ３は、命令デコーダおよびパイプ
ラインシーケンサを含む。命令デコーダは命令フェッチ
ステージ２によりフェッチされた複数の命令を受けて解
読する。パイプラインシーケンサ（命令スケジューラ）
はこのデコードされた複数の命令のたとえばマシンタイ
プを識別し、異なるマシンタイプの命令を同時に対応の
機能ユニットへ投入する。ここで、マシンタイプとは、
命令がどの機能ユニットで処理されるべきかを示す情報
である。

機能ユニット４ないし７は、それぞれパイプライン化さ
れており、与えられた命令をクロック信号に応答して実
行する。この第３１図においては、４つの機能ユニット
が一例として示されており、最大４つの命令が並列処理
可能である。機能ユニット４および５は整数加算などを
行なうための整数演算ユニットであり、整数演算を行な
う実行ステージ（ＥＸ）および書込ステージ（ＷＢ）を
含む。書込ステージ（ＷＢ）は、処理の実行結果をデー
タレジスタ（図示せず）へ書込む。

機能ユニット６は、データメモリ８へのアクセス（デー
タのロードまたはストア）を実行するユニットであり、
アドレス生成ステージ（ＡＤＨ）、データメモリ８への
アクセス実行ステージ（ＭＥＭ）およびデータレジスタ
（図示せず）へのデータの書込ステージ（ＷＢ）である
。ここで書込ステージ（ＷＢ）においてはデータのロー
ドまたはデータのストアが行なわれる。

機能ユニット７は、浮動小数点加算などを実行するため
のユニットであり、３段の実行ステージ（ＥＸＩ、ＥＸ
２およびＥＸ３）と、実行結果のデータレジスタへの書
込を行なう書込ステージ（ＷＢ）とを含む。浮動小数点
数は指数と仮数とを用いて表わされ、その小数点の位置
が一定しない数であり、浮動小数点演算は整数演算など
に比べてその実行により多くのサイクルが必要とされる
。

この並列処理装置においては、各段はすべてパイプライ
ン化されており、命令フェッチ、命令デコードおよび命
令実行ならびにデータ書込が互いにオーバラップしつつ
実行される。したがって、命令メモリからフェッチされ
た命令が次のサイクルで命令デコードステージでデコー
ドされる。次に動作について簡単に説明する。

命令デコードステージ３は、命令フェッチステージ２へ
命令フェッチ要求を出力する。命令フェッチステージ２
は、この命令フェッチ要求に応答して命令ポインタＩＦ
　　Ｅ’Ｃを命令メモリ１へ与え、命令メモリ１からそ
の命令ポインタＩＦ　　ＰＣに対応する複数の命令をフ
ェッチする。このフェッチされた複数の命令は命令デコ
ードステージ３へ同時に与えられる。命令デコードステ
ージ３はこの与えられた複数の命令を同時にデコードす
る。この命令デコードステージ３はさらに、デコードさ
れた命令から、計算リソースおよびデータレジスタが競
合しない、並列処理可能な命令を検出し、この並列処理
可能な命令を対応の機能ユニットへ発行（投入）する。

命令を与えられた機能ユニットはこの与えられた命令に
従って処理を並列に実行する。機能ユニット４ないし７
の処理の実行は、パイプライン化されており、この第３
１図に示す各ステージに従って処理が実行される。

また、命令フェッチステージ２および命令デコードステ
ージおよび命令実行ステージ（機能二ニット４ないし７
）の動作はパイプライン化されており、それぞれ互いに
オーバラップしながら所定の動作を実行している。

上述のように各ステージの動作をパイプライン化し、か
つ複数の機能ユニットで処理を並列に実行することによ
り高速で命令を実行することができる。

［発明が解決しようとする課題］ 上述のように、スーパースカラーにおいては、複数の命
令がフェッチされ、かつ同時に複数の命令が実行される
ため、通常のコンピュータに比べて処理速度の向上を図
ることができる。たとえば、第３１図に示す構成におい
て、同時にフェッチされた４つの命令が４つの機能ユニ
ット４ないし７で並列に実行された場合、４クロツクサ
イクルで４命令を処理することができる（機能ユニット
４．５および６のパイプラインが機能ユニット７の処理
完了まで待ち合わせ状態となる場合）。

命令スケジューラ（または命令デコードステージに含ま
れるパイプラインシーケンサ）は、効率的に並列処理が
実行されるように命令のスケジューリングを実行するが
、同時にフェッチされた命令が常に同時に処理されると
は限らない。たとえば、以下のようなデータ依存関係が
ある命令を考える。

■　ａｄｄ　　Ｒ１，Ｒ２，Ｒ３ ；Ｒ２＋Ｒ３＝Ｒ１ ■　ｓｕｂ　　Ｒ４，Ｒ１，Ｒ５ 、Ｒ１−Ｒ５＝Ｒ４） 命令■はレジスタＲ２の内容にレジスタＲ３の内容を加
え、その加算結果をレジスタＲ１に書込む命令である。

命令■はレジスタＲ１の内容からレジスタＲ５の内容を
減算し、この減算結果をレジスタＲ４に書込む命令であ
る。このような命令■および■の演算はたとえばｒｘ＋
ｙ−ｚＪという処理に対応する。

この命令■および■が同時にフェッチされたとき、これ
らはレジスタＲ１を共通に使用しており、命令■は命令
■の結果を使用することになるため、これらの命令■お
よび■は同時に実行することができない。このような命
令間のデータ依存関係が存在する場合、命令の発行状況
（命令デコードステージから機能ユニットへの命令の発
行態様）は第３２図に示すようになる。

第３２図においては、同時に処理可能な命令のみが発行
される状況が示されており、また同時に発行される命令
は、アドレスの小さい方（図の左側に位置する）の命令
から順に決定される。

第３２図において、サイクル１においては、命令２．３
および４が相互にまたは命令１に対しデータ依存関係を
有するため、これらは発行することができず、命令１の
みが発行される。

サイクル２においては、命令４は命令２および／または
命令３とデータ依存関係があり、命令２および命令３は
互いにデータ依存関係を有しないため、命令２および３
が発行される。

サイクル３においては、残った命令４が発行される。

サイクル４において、新たにフェッチされた４つの命令
５ないし８のデコードが行なわれ、相互にデータ依存関
係のない命令５および６が発行される。

サイクル５において命令７および８が相互にデータ依存
関係を有しないためこれらが発行される。

ここで、第３２図においては口印で囲んだ数字は、相互
にデータ依存関係のない発行可能な命令を示している。

この第３２図に示すような、同時にフェッチされた複数
の命令がすべて発行されるまで次の命令のフェッチを待
ち合わせる方式の場合、最初にフェッチされた命令工な
いし４と、次にフェッチされた命令５ないし８がすべて
発行されるまでに５サイクルが必要とされる。したがっ
て、このような命令供給および発行方式では、パイプラ
インに空きが生じ、並列処理装置の高速処理性能が損な
われる。

このような場合もし、第３２図において命令４と命令５
および６との間にデータ依存関係が存在せず、かつ任意
の数の命令を命令メモリからフェッチすることが可能で
あれば、第３３図に示す命令発行方式を実現することが
できる。第３３図は改良された命令発行方式における命
令発行状況を示す図である。

第３３図を参照して、サイクル１において、同時にフェ
ッチされた４つの命令１ないし４のうち、命令１が発行
される。

サイクル２において、新たに命令５が供給され、命令２
ないし５のデコードが行なわれる。この４つの命令２な
いし５のうち、依存関係のない命令２および３が発行さ
れる。

サイクル３において、新たに命令６および７が供給され
、命令４ないし７がデコードされる。このデコード結果
に従って命令４．５および６が発行される。

サイクル４において、新たに命令８，９および１０が供
給され、命令７ないし１０のデコードが行なわれ、この
デコード結果に従って命令７および８が発行される。

この第３３図に示す命令発行方式においては、命令工な
いし８の８個の命令の発行に４サイクルが必要とされる
だけであり、第３２図に示す方式に比べてより高速で命
令の処理実行を行なうことができる。この第３３図に示
す命令発行手順を実現する手法の１つとして第３４図に
示す方法が考えられる。第３４図は第３３図に示す命令
発行状況を実現するための命令の供給手順を示す図であ
る。

第３４図を参照して、ステップ（１）において、命令レ
ジスタ（命令を保持するレジスタ）に保持された命令２
ないし５のうち命令２および３が発行されると命令レジ
スタに空きが生じる。

ステップ（２）において、この空きの生じたレジスタの
数だけ命令レジスタの内容をシフトさせる。すなわち第
３４図のステップ（２）において命令４および５は左へ
２つだけレジスタ位置がシフトされる。

ステップ（３）において、この空きの生じた命令レジス
タ内へ次の命令６および７がフェッチされる。この第３
４図に示すステップ（１）ないし（３）を１サイクルで
実行する必要がある。この第３４図に示す命令シフト動
作を実行する構成としては第３５図に示すような構成を
考えることができる。

第３５図において、命令デコードステージは、命令を格
納する命令レジスタＩＲＩ〜ＩＲ８と、与えられた命令
をシフトさせるバレルシフタＢＲと、命令デコーダＩＤ
とを含む。命令レジスタＩＲ１〜ＩＲ４は命令フェッチ
ステージ２によりフェッチされた命令およびバレルシフ
タからシフトされた命令を格納する。命令レジスタＩＲ
５ないしＩＲ８は、命令デコーダＩＤへ与えられた命令
がデコードされずに格納される。バレルシフタＢＲは、
命令レジスタＩＲ５ないしＩＲ８からの命令のうち、命
令デコーダＩＤからの発行命令数情報に従って命令をシ
フトさせる。

通常、並列演算処理装置は第３６図に示すように２相の
互いに重なり合わないクロック信号ＴおよびＬに従って
動作している。次に動作について簡単に説明する。

前のサイクルでフェッチされた命令がクロック信号Ｔに
応答して命令レジスタＩＲＩ〜ＩＲ４で保持される。命
令レジスタＩＲＩ〜ＩＲ４の保持命令は命令デコーダＩ
Ｄへ与えられ、デコードされ、該デコード結果に従って
機能ユニットへ発行される。

一方、命令レジスタＩＲ５〜ＩＲ８はクロック信号りに
応答してその命令デコードＩＤへ与えられた命令を保持
しバレルシフタＢＲへ与える。バレルシフタＢＲは、命
令デコーダＩＤからの発行命令数情報に応答して、この
命令レジスタＩＲ５〜ＩＲ８から与えられた命令をシフ
トさせる。このバレルシフタＢＲの内容は、次のクロッ
ク信号Ｔに応答して命令レジスタＩＲＩ〜ＩＲ４へ与工
られて保持される。

この場合、バレルシフタはクロック信号りから次のクロ
ック信号Ｔの間にその命令のシフト動作を完了していな
ければならない。しかしながら、バレルシフタＢＲにお
いては、命令長が長く（たとえば３２ビツト）、高速で
その命令シフト動作を実行することができず、命令シフ
ト動作に長時間を要する。したがって、次のクロック信
号Ｔに応答して命令レジスタＩＲＩ〜ＩＲ４へ命令を与
えて保持させることができなくなるため、高速で命令デ
コーダＩＤへ命令を供給することができなくなり、並列
処理装置の高速動作性が損なわれる。

また、命令メモリは、この命令レジスタＩＲＩ〜ＩＲ４
においていくら空きレジスタが存在しているかという情
報を知り、この情報に基づいて命令供給数および命令供
給位置を定める必要がある。

この命令レジスタＩＲＩ〜ＩＲ４においていくつ空きレ
ジスタが存在するかの情報は命令デコーダからの発行命
令数情報で得られるが、この命令発行数情報が発生され
るのは命令デコーダＩＤにおけるデコード動作後であり
、また、この情報に従って、命令メモリにおいて命令供
給数および命令供給位置を判定するのに長時間を要し、
またその判定動作開始タイミングも遅い。このため、所
望の命令をフェッチするのに長時間を要することになり
、パイプライン構成を乱さずに実行するためには、クロ
ック信号ＴおよびＬの周期が長くなり、並列演算処理装
置の高速動作性が損なわれる。

それゆえ、この発明の目的は並列処理を効率的に行なう
ことのできる並列処理装置を提供することである。

この発明の他の目的は並列処理を効率的に行なうことの
できる命令供給装置を備えた並列処理装置を提供するこ
とである。

［課題を解決するための手段］ この発明に係る並列処理装置における命令供給装置は、
命令メモリ装置からの命令の供給の有無を示す信号と、
リセット信号と、分岐が発生したことを示す分岐発生指
示情報とに応答して、命令の有効／無効を示す有効性フ
ラグを形成する手段と、命令メモリから同時にフェッチ
された複数の命令と、この同時にフェッチされた複数の
命令の上記命令メモリにおけるアドレスと有効性フラグ
とを同時に格納する記憶手段を含む。この記憶手段は、
−１エントリが１命令と、対応のアドレスと、対応の有
効性フラグとからなる複数のエントリ格納領域を備える
。またこの記憶手段は、各々に異なる書込エントリ内容
が同時に伝達される複数の入力ポートと、各々に異なる
読出エントリ内容が同時に伝達される複数の出力ポート
と、書込キューアドレスおよび読出キューアドレスに応
答して複数の書込エントリおよび複数の読出エントリを
複数の入力ポートおよび複数の出力ポートへそれぞれ接
続する手段を含む。

この命令供給装置はさらに命令デコーダからの命令発行
数情報と分岐発生指示情報と命令供給有無指示信号とに
応答して、上記書込キューアドレスおよび読出キューア
ドレスをそれぞれ生成する手段を備える。

この記憶手段から同時に読出された複数のエントリの内
容が命令デコード装置へ与えられる。

Ｃ作用コ 記憶装置は、互いに独立にアクセス可能な複数の入力ポ
ートおよび複数の出力ポートを含む。この複数の入力ポ
ートへは同時に命令メモリからフェッチされた複数の命
令、アドレスおよび有効性フラグを伴なってそれぞれの
入力ポートを介して異なるエントリ領域へ同時に格納さ
れる。

またこの複数のエントリ格納領域からは読ａキ二一アド
レスに応答して同時に複数のエントリ領域が選択されそ
れぞれ異なる出力ポートに接続され、これにより複数の
エントリ内容が同時に読出される。

この入力ポートおよび出力ポートはそれぞれ独立にアク
セス可能であるため、エントリへの書込読出を同時に実
行することができる。また書込キューアドレスおよび読
出キューアドレスは、それぞれ命令の発行状況および命
令メモリからの命令供給状況に応じて選択され、常に同
一数の命令が発行対象命令として命令デコード装置へ与
えられる。有効性フラグは該命令の発行の可否を決定す
る。

これにより、命令デコード装置へは、常に発行された命
令数を補償する命令が同時に与えられ、効率的に命令供
給を実行することができることになり、命令実行を高速
で行なうことが可能となる並列処理装置を実現する。

［発明の実施例コ 第１図はこの発明の一実施例であるスーパースカラーの
要部の構成を示す図である。第１図に示す構成はスーパ
ースカラーの命令デコード−ステージに対応する。この
第１図に示す装置は、２相の互いに重なり合わないクロ
ック信号ＴおよびＬ（第３６図参照）に応答して動作す
る。

図示しないが命令フェッチ・ステージ（第３６図参照）
は、この命令デコード・ステージからの命令フェッチ要
求に従って複数（本実施例では４つ）の命令を命令メモ
リからフェッチする。フェッチした命令ＩＣｄａｔａお
よびこのフエ’ｙチした命令の論理アドレスＩＦ　　Ｐ
ＣＬは、命令が命令メモリから供給されることを示す信
号ＩＣｒｅａｄｙとともにこのデコード・ステージへ供
給される。フェッチ命令の論理アドレスＩＦＰＣＬは、
命令フェッチ−ステージに含まれる、命令メモリのアド
レスを作成するポインタから供給される。

命令メモリは、たとえばキャッシュミス等により低速の
主メモリ（または外部メモリ）へアクセスしている状態
または命令メモリがアクセスを受けている状態等におい
ては、命令メモリが命令フェッチ要求を受入れられない
ことを示す信号ＩＣｂｕｓｙを発生してデコード・ステ
ージへ与える。

第１図を参照して、この発明の一実施例である命令供給
装置は、命令メモリからフェッチされた命令の論理アド
レス（ＩＦ　　ＰＣＬ）、フェッチされた命令（ＩＣｄ
ａｔａ）およびこの命令の有効／無効を示す有効性フラ
グ（ｉｎｓｔ　　ａｖａｉｌ）を１エントリとして格納
するランダム−アクセス・メモリ（ＲＡＭ）からなるキ
ュー９を含む。このキュー９は、後にその構造を詳細に
説明するが、たとえば１２エントリを格納することがで
き、かつ複数の書込ポートおよび複数の読出ポートを有
する。この複数の書込ポートおよび複数の読出ポートに
より、１つの書込ゲートおよび読出ゲートを指定するこ
とにより、連続する複数（本実施例では４つ）のエント
リの内容を同時に書込または読出すことができる。

このキュー９への命令の書込および読出ならびに格納さ
れた命令の有効無効を制御するために、クロック信号Ｔ
に応答して、与えられた信号を保持するＴラッチ回路１
０，１１．１２．１３および２８と、各Ｔラッチ回路１
０〜１３および２８に対応して設けられ、対応のＴラッ
チ回路の出力データ（保持データ）をクロック信号りに
応答して保持するしラッチ回路１７．１８，１９．２０
および２９と、各Ｌラッチ回路１７〜２０および２９の
保持データと命令デコード２６からの信号ｂｒ　　ｔａ
ｋｅｎ、１ｓｓｕｅｄ　　１ｎｓｔ　　ｃｏｕｎｔ、お
よびｂｒａｎｃｈ　　１ｎｓｔ　　ｅｎｔｒｙとから、
キュー９の読出アドレス、書込アドレス、動作制御信号
および命令の有効／無効を示す信号を発生する論理回路
３０．３１，３２．３３．３４．３５および３６ならび
に５０を含む。

Ｔラッチ回路１０（以下、キュートップラッチ１０と称
す）は、キュー９に命令メモリからフェッチされた命令
を書込むべき複数のエントリの最初のアドレスを示すア
ドレスｑｕｅｕｅ　　ｔｏｐをクロック信号Ｔに応答し
て保持する。すなわち、キュー９に４つの命令が格納さ
れる場合、命令、その論理アドレスおよび有効性フラグ
はキュー９のアドレス； ｑｕｅｕｅ　　ｔｏｐ、ｑｕｅｕｅ　　ｔｏｐ＋１ｑｕ
ｅｕｅ　　ｔｏｐ＋２．ｑｕｅｕｅ　　ｔｏｐ＋３ に書込まれる。ここで「＋」はキュー９が有する全エン
トリ数（本実施例では１２）についてのモジュロ加算で
ある。

Ｌラッチ回路１７（以下、キュートップしラッチ１７と
称す）は、キュートップラッチ１０の保持データを、ク
ロック信号りに応答して保持する。

Ｔラッチ回路１１（以下、スコープラッチ１１と称す）
は、クロック信号Ｔに応答して、キュー９から同時に読
出されるべき４エントリの最初の１エントリが登録され
ているキュー９のアドレスをクロック信号Ｔで保持する
。すなわち、キュー９のアドレス： ５ｃｏｐｅ、５ｃｏｐｅ＋１゜ ５ｃｏｐｅ＋２，５ｃｏｐｅ＋３ のエントリの内容が読出される。ここで、「＋」はキュ
ー９の全エントリ数（本実施例では１２）についてのモ
ジュロ加算である。

Ｔラッチ回路（以下、命令フェッチラッチと称す）１２
は、命令フェッチを行なうことを示すフラグＩＣｆｅｔ
ｃｈをクロック信号Ｔに応答して保持する。この命令フ
ェッチ要求フラグＩＣｆｅｔｃｈが１″のサイクルにお
いては、命令フェッチ要求が命令フェッチステージへ発
行される。

Ｌラッチ回路（以下、命令フェッチしラッチと称す）１
９は、クロック信号りに応答して、命令フェッチラッチ
１２にラッチされたフラグＩＣｆｅｔｃｈを保持する。

Ｔラッチ回路（以下、命令ミスラッチと称す）１３は、
命令メモリからの命令の待機状態であることを示すフラ
グＩＣｍ１ｓｓをクロック信号Ｔに応答して保持する。

Ｌラッチ回路（以下、命令ミストラッチと称す）２０は
、この命令ミスラッチ１３の保持するフラグＩＣｍ１ｓ
ｓをクロック信号りに応答して保持する。

Ｔラッチ回路（以下、初期状態ラッチと称す）２８は、
クロック信号Ｔに応答してキュー９の初期状態を表わす
フラグｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅを保持す
る。

Ｌラッチ回路（以下、キュー初期状態Ｌラッチと称す）
２９は、キュー初期状態ラッチ２８の保持するフラグｑ
ｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅをクロック信号り
に応答して保持する。

論理回路３０（以下、キュートップロジック３０と称す
）は、命令デコーダ２６からの分岐発生信号ｂｒ　　ｔ
ａｋｅｎと、キュー初期状態Ｌラッチ２９の保持するキ
ュー初期状態フラグｑｕｅｕｅ　　１ｎｉｔ　　５ｔａ
ｔｅと、信号ＩＣｒｅａｄｙと、キュートップしラッチ
１７からのキュー９の書込先頭アドレスｑｕｅｕｅ　　
ｔｏｐと、命令フェッチしラッチ１９からのフラグＩＣ
ｆｅｔｃｈと、論理回路３１からの次のサイクルにおけ
るキュー９の読出先頭アドレス５ｃｏｐｅ　　ｎｅｘｔ
と、キュー９が利用可能（書込可能）であるか否かを示
す論理回路３４からのフラグｑｕｅｕｅ　　ａｖａｉｌ
および命令デコーダ２６から発生される、分岐命令が登
録されたエントリのアドレスｂｒａｎｃｈ　　１ｎｓｔ
　　ｅｎｔｒ７とに応答して、次のサイクルにおけるキ
ュー９の書込先頭アドレスｑｕｅｕｅ　　ｔｏｐ　　ｉ
ｎを形成し、キュートップラッチｌＯ１論理回路３４お
よび５０へ与える。

論理回路３１（以下、スコープネクストロジック３１と
称す）は信号ｂｒ　　ｔａｋｅｎと、スコープラッチ１
８からの読出先頭アドレス５ＣＯｐｅ　　Ｌと、命令デ
コーダ２６からの発行命令数データ１ｓｓｕｅｄ　　１
ｎｓｔ　　ｃｏｕｎｔおよびアドレスｂｒａｎｃｈ　　
１ｎｓｔ　　ｅｎｔｒｙとに応答して、次のサイクルに
おけるキュー９の書込先頭アドレス５ｃｏｐｅ　　ｎｅ
ｘｔを発生するとともに、このアドレス５ｃｏｐｅ　　
ｎｅｘｔが１１より大きいことを示すフラグ５ｃｏｐｅ
＞１１を発生する。次のサイクルにおけるアドレス５ｃ
ｏｐｅを示す信号５ｃｏｐｅ　　ｎｅｘｔはスコープラ
ッチ１１および論理回路５０へ与えられるとともに論理
回路３４へも与えられる。フラグ５ｃｏｐｅ＞１１は論
理回路５０へ与えられる。

論理回路３３（以下、命令ミスロジック３３と称す）は
、命令フェッチしラッチ１９からのフラグＩＣｆｅｔｃ
ｈ　　Ｌと、命令ミスしラッチ２０からのフラグＩＣｍ
１ｓｓ　　Ｌと、フラグｂｒ　　ｔａｋｅｎと、信号Ｉ
Ｃｒｅａｄｙとに応答して１、命令待ち状態であるか否
かを示す信号ＩＣｍ１ｓｓを作成して命令ミスラッチ１
３へ与える。

論理回路３６（以下、キュー初期状態ロジック３６と称
す）は、キュー初期状態Ｌラッチ２９からの信号ｑｕｅ
ｕｅ　　１ｎｉｔ　　５ｔａｔｅＬと、信号ｂｒ　　ｔ
ａｋｅｎと、命令ミスしラッチ２０からの信号ＩＣｍ１
ｓｓ　　Ｌと、命令フェッチＬラッチ１９からの信号Ｉ
Ｃｆｅｔｃｈ−りと、信号ＩＣｒｅａｄｙとに応答して
キュー９が初期状態であるかを示す信号ｑｕｅｕｅｉｎ
ｉｔ　　５ｔａｔｅを作成してキュー初期状態ラッチ２
８へ与える。

論理回路３４（以下、キューアベールロジック３４と称
す）は、キュートップしラッチ１７からのアドレスｑｕ
ｅｕｅ　　ｔｏｐ　　Ｌと、スコープネクストロジック
３１からのアドレス５ｃｏｐｅｎｅｘｔと、信号ｂｒ　
　ｔａｋｅｎと、キュートップロジック３０からのアド
レスｑｕｅｕｅ−ｔｏｐ　　ｉｎ、論理回路５０からの
キュー９の状態（第１、第２および第３の状態：これは
後に説明する）を示す信号ｑｕｅｕｅ　　５ｔａｔｅと
に応答して、キュー９が利用可能であるか否かを示す信
号ｑｕｅｕｅ　　ａｖａｉｌを発生し、キュートップロ
ジック３０へ与える。

論理回路３２（以下、命令フェッチロジック３２と称す
）は、命令メモリまたは命令フェッチステージから与え
られる、命令メモリが命令フェッチ要求を受入れられな
い状態を示す信号ＩＣｂｕｓｙに応答して、命令メモリ
へフェッチ要求を出すか否かを示す信号ＩＣｆｅｔｃｈ
を発生し、命令フェッチラッチ１２へ与える。

論理回路３５（以下、命令アベールロジック３５と称す
）は、信号ＩＣｒｅａｄｙと、信号ＩＣｆｅｔｃｈ　　
Ｌと、信号ｂｒ　　ｔａｋｅｎと、信号ＩＣｍ１ｓｓ　
　Ｌとに応答して、キュー９に含まれる命令が有効であ
るか否かを示すフラグ１ｎｓｔ　　ａｖａｉｌ　　ｉｎ
を発生し、キュー９のエントリ内の有効性フラグ１ｎｓ
ｔ　　ａｖａｉｌの値を決定する。

論理回路５０（以下、キューステートロジック５０と称
す）は、命令デコーダ２６からのアドレスｂｒａｎｃｈ
　　１ｎｓｔ　　ｅｎｔｒｙと１キユートツプロジツク
３０からのフラグｑｕｅｕｅｔｏｐ〉１１と、スコープ
ネクストロジック３１からのフラグ５ｃｏｐｅ＞１１と
アドレスｓｃ。

ｐｅ　　ｎｅｘｔとに応答して、キュー９が、第１の状
態、第２の状態および第３の状態のいずれにあるか示す
信号ｑｕｅｕｅ　　５ｔａｔｅを発生し、キューアベー
ルロジック３４へ与える。ここで第１の状態はキュー９
が初期状態にあり、その書込先頭アドレスｑｕｅｕｅ　
　ｔｏｐおよび読出先頭アドレス５ｃｏｐｅがともに０
または同一であり、またアドレスｑｕｅｕｅ　　ｔｏｐ
からの４エントリの有効性フラグ１ｎｓｔ　　ａｖａｉ
ｌがすべてオフ（０）の状態を示す。この状態はリセッ
ト状態、分岐発生状態および命令到着待ち状態のいずれ
かの状態である。第２の状態は、読出先頭アドレス５ｃ
ｏｐｅが書込先頭アドレスｑｕｅｕｅｔｏｐ以下の状態
、すなわち、 ５ｃｏｐｅ≦ｑｕｅｕｅ　　ｔｏｐ の状態でありノーマル（ＮＯＲＭＡＬ）状態である。

第３の状態は書込先頭アドレスｑｕｅｕｅ　　ｔｏｐが
読出先頭アドレスｓ　ｃｏｐｅ以下の場合であり、すな
わち、 ｑｕｅｕｅ　　ｔｏｐ≦５ｃｏｐｅ の状態を示す。この第３の状態はリバース（ＲＥＶＥＲ
８Ｅ）状態と呼ばれる。この第２の状態および第３の状
態を区別することにより、アドレス５ｃｏｐｅ　　ｎｅ
ｘｔとアドレスｑｕｅｕｅ　　ｔｏｐ　　ｉｎが等しく
なった状態において、キュー９が空の状態であるのか満
杯（フル）状態であるのかを区別することができる。す
なわち、第２の状態から５ｃｏｐｅ　　ｎｅｘｔ＝ｑｕ
ｅｕｅ　　ｔｏｐ　　ｉｎとなった場合、このときはキ
ュー９は空の状態を示している。また、第３の状態から
５ｃｏｐｅ　　ｎｅｘｔ＝ｑｕｅｕｅ　　ｔｏｐ　　ｉ
ｎとなった場合、このときはキュー９はフル状態となる
。この第２および第３の状態については後に詳細に説明
する。

キュー９と命令デコーダ２６との間には、キュー９から
読出された複数のエントリの内容をクロック信号りに応
答して保持するしラッチ回路１４．１５および１６が設
けられる。Ｌラッチ回路１４（以下、ＩＲＬラッチ１４
と称す）は、キュー９から同時に読出された複数の命令
ｉｎｓ　ｔを保持する。

Ｌラッチ回路１５（以下、ＰＣＬラッチ１５と称す）は
、キュー９から同時に入力された命令に対応するアドレ
スＰＣを保持する。

Ｌラッチ回路１６（以下、命令アベールしラッチ１６と
称す）は、キュー９から読出された命令に付随する有効
性フラグ１ｎｓｔ　　ａｖａｉｌを保持する。

命令デコーダ２６は、このＩＲＬラッチ１４、ＰＣＬラ
ッチ１５および命令アベールＬラッチ１６からのアドレ
ス、命令および有効性フラグに応答して、与えられた複
数の命令をデコードし、並列実行可能な命令を検出し、
その命令を機能ユニットへ発行する。この同時に機能ユ
ニットへ発行される命令は、ＰＣＬラッチ１５からのア
ドレスの小さい順に決定され、複数の命令が依存関係を
有する場合には、アドレスの小さい方の命令が先に発行
される。

次に、この発明による命令フェッチ方式の基本的な動き
について説明する。

第２図は、キュー９の概念的構成を示す図である。第２
図において、キュー９は、アドレス０ないし１１の付さ
れた記憶領域を有し、各アドレスに対応して１個のエン
トリＥが格納される。各エントリＥは、命令メモリから
フェッチされた命令のアドレス（論理アドレス）を格納
する領域工と、命令メモリからフェッチされた命令ＩＣ
ｄａｔａを格納する領域■と、この対応の命令が有効で
あるか否かを示すフラグ１ｎｓｔ　　ａｖａｉｌを格納
する領域■とを含む。このアドレスＩＦ　　ＰＣＬ、命
令ＩＣｄａｔａおよびフラグ１ｎｓｔ　　ａｖａｉｌ　
　ｉｎはそれぞれ４つの命令が並列にこのキュー９に伝
達され、４つの異なるアドレス領域に同時に格納される
。このキュー９のエントリの登録領域はアドレスｑｕｅ
ｕｅ　　ｔｏｐにより指定され、アドレスｑｕｅｕｅ　
　ｔｏｐ〜ｑｕｅｕｅ　　ｔｏｐ＋３の領域に格納され
る。

このキュー９からの命令の読出は、４つの命令が並列に
読出されることにより行なわれる。この読出のアドレス
の指定は、アドレス５ｃｏｐｅにより行なわれ、アドレ
ス５ｃｏｐｅ〜ｓｃｏｐｅ＋３のアドレスに登録された
エントリが並列に同時に読出される。次に、第３図を参
照してこの発明による命令フェッチ方式の基本的な動作
について説明する。

まず状態（１）はリセット直後または初期化直後の初期
状態（第１の状態）である。この初期状態においては、
アドレスｑｕｅｕｅ　　ｔｏｐおよび５ｃｏｐｅはとも
にキュー９の初期アドレス０を示している。このとき、
キュー９においてはｑｕｅｕｅ　　ｔｏｐすなわちアド
レス０から始まる有効性フラグはオフ（０）とされる。

この状態においては、有効性フラグがオフ（０）を示し
ているためそのキュー９のアドレスＯ〜３の４エントリ
は無効であり、発行または実行が禁止されていることを
示している。

状態（２）において、アドレスｑｕｅｕｅ　　ｔｏｐが
示すアドレス０から始まる４つのアドレスに対して命令
が書込まれる。この書込まれた命令は有効な命令である
ため、これに対応する有効性フラグがオン（１）とされ
、この書込まれた命令が有効であることが示され、この
４つのエントリの命令の読出、発行／実行可能なことが
示される。

この状態（２）においては、まだｑｕｅｕｅ　　ｔｏｐ
の変更は行なわれていない。この状態（２）においては
、アドレス５ｃｏｐｅが示すアドレス０から始まる４つ
のエントリが読出され、命令デコーダへ与えられ、解読
される。

状態（２）において、命令デコーダから２つの命令が同
時処理可能であるとして機能ユニットへ発行され、読出
先頭アドレス５ｃｏｐｅがアドレス２へ変更される。

状態（３）のサイクルにおいては、書込先頭アドレスｑ
ｕｅｕｅ　　ｔｏｐがアドレス４に変更されており、こ
のアドレス４から始まる４つのアドレス領域に次の４つ
の命令４ないし７がそれぞれ格納される。この新たに書
込まれた命令４ないし７に対応する有効性フラグも同時
にオンとされる。

状態（４）は、１つの命令が発行された後の状態を示し
ている。１命令が発行されたため、読出先頭アドレス５
ｃｏｐｅは１つ移動し、アドレス３を示す。またこの状
態（４）においては、新たに４つの命令８ないし１１が
書込先頭アドレスｑｕｅｕｅ　　ｔｏｐが示すアドレス
８から連続する４つのアドレス領域にそれぞれ書込まれ
ており、対応の有効性フラグもオン（１）とされる。こ
の状態（４）のサイクルにおいては、アドレス５Ｃｏｐ
ｅが示すアドレス３から始まる４つのアドレスの命令が
キュー９から読出され命令デコーダへ与えられて解読さ
れる。

状態（５）は、前のサイクルにおいて命令デコーダから
は１つも命令が発行されなかった場合の状態で示してい
る。この場合、発行された命令数は０であるため、書込
先頭アドレスｓ　ｃｏｐｅは移動せず、アドレス３を示
す。この状態（５）のサイクルにおいては、アドレス５
ｃｏｐｅが示すアドレス３から始まる４つのアドレスの
命令が再びキュー９から読出されて命令デコーダにより
解読される。この状態（５）においては、先のサイクル
においてｑｕｅｕｅ　　ｔｏｐ＋４　（１２のモジュロ
加算）が行なわれ、書込先頭アドレスｑｕｅｕｅ　　ｔ
ｏｐは０　（８＋４＝０）となり、アドレス０を示して
いる。この場合、ｑｕｅｕｅ　　ｔＯｐから始まる４つ
のアドレス領域は、まだ発行されていない命令（アドレ
ス３の命令）を含んでいるため、キュー９への命令の取
込は行なわれない。

状態（６）は、前のサイクルで命令デコーダから３つの
命令が発行された場合の状態を示している。３命令が発
行されたため、読出先頭アドレスｓ　ｃｏｐｅは３シフ
トされ、アドレス６を示している。書込先頭アドレスｑ
ｕｅｕｓ　　ｔｏｐが示すアドレス０から始まる４つの
アドレス領域に命令１２．１３．１４および１５が格納
される。この命令１２ないし１５は有効であるため、そ
れに対応する有効性フラグがオン状態とされる。このキ
ュー９において空き領域があるか否かの判定は、キュー
アベールロジック３４から出力される信号ｑｕｅｕｅ　
　ａｖａｉｌにより行なわれる。

次に、分岐命令による分岐が生じた場合の基本的動作に
ついてそのフローを示す第４図を参照して説明する。い
まキュー９が状態（１１）にあった場合を想定する。こ
の状態（１１）においては、アドレスｑｕｅｕｅ　　ｔ
ｏｐはアドレス１０を示しており、アドレス５ｃｏｐｅ
はアドレス２を示している。この状態（１１）において
は、アドレス１０．　１１．　０．　１に命令８．　９
．　１０および１１が書込まれる。キュー９のアドレス
２．３゜４および５に格納されている命令２．　３．　
４．　５が読出されて命令デコーダへ与えられる。この
状態（１１）のサイクルにおいて、アドレス４の命令２
が分岐命令であり、この分岐命令２に従って分岐が生じ
たとする。次の状態（１２）においては以下のことが行
なわれる。

キュー９のアドレス４以降の内容は、命令２において分
岐が生じたためもはや不要である。

アドレスｑｕｅｕｅ　　ｔｏｐに続くアドレスすなわち
アドレス４ないし７に格納された４エントリの有効性フ
ラグをオフ（０）に設定する。

アドレスｑｕｅｕｅ　　ｔｏｐおよび５ｃｏｐｅをキュ
ー９のアドレス４に設定する。

また、分岐先命令のアドレスは、このサイクルで命令メ
モリへ送られ、分岐先命令はその次のサイクルで命令メ
モリから供給される。すなわち、分岐先命令はこのサイ
クルではキュー９には書込まれない。

アドレス５ｃｏｐｅより始まる４エントリの命令は発行
対象として解読することができる。しかしながら、これ
らの内容は機能ユニットへ発行してはならないものであ
るため、このサイクルにおいては１アドレスｑｕｅｕｅ
　　ｔｏｐより始まる４エントリの有効性フラグがオフ
（０）に設定される。

状態（１３）においては、アドレスｑｕｅｕｅｔｏｐか
ら始まるアドレス４ないし７の領域に分岐先命令２０〜
２３が命令メモリから供給されて書込まれる。またこの
命令２０ないし２３は分岐先命令であり、解読・発行さ
れるべきものであるため、その有効性フラグもオン（１
）に設定される。

このサイクルにおいては、またアドレス５ＣＯｐｅ（キ
ューアドレス４）から始まる４エントリの命令２０ない
し２３が命令デコーダへ与えられ、解読される。

次に、プロセサからの命令フェッチ要求に対して、命令
メモリから命令を供給することができない場合の基本的
な動きについてそのフローを示す第５図を参照して説明
する。

いま、キュー９が第５図に示す状態（２１）にあった場
合を想定する。この状態（２１）においては、キュー９
のアドレス０ないし３へ命令８ないし１１が書込まれ、
一方、キュー９のアドレス６．７．８および９に格納さ
れている命令２，３゜４および５が命令デコーダへ与え
られ、発行対象として解読される。

このサイクルにおいて命令２．３および４が機能ユニッ
トへ発行されたとする。

このサイクルにおいて、命令メモリに対して行なった命
令フェッチ要求に対して、命令メモリは何らかの原因（
たとえば命令メモリがキャッシュで構成される場合、キ
ャッシュミス）によりこのサイクル内で命令を供給でき
なかったとする。

状態（２２）においては、前のサイクルで命令２．３お
よび４が発行されているため、アドレス５ｃｏｐｅが３
つシフトしてアドレス９を示している。

また１アドレスｑｕｅｕｅ　　ｔｏｐはアドレス４を示
している。命令メモリから命令が供給されていないため
、このキュー９のアドレス４，５゜６および７に格納さ
れている命令はフェッチ要求が出された命令と異なるた
め、解読してはならない。そこで、命令が命令メモリか
ら供給されない場合）このアドレスｑｕｅｕｅ　　ｔｏ
ｐに続くアドレスに格納された４エントリの有効性フラ
グがオフ（０）に設定される。

状態（２３）においてもまだ命令メモリから命令が供給
されず、プロセサは命令到着待機状態にある。このため
キュー９への命令書込は停止する。

一方、命令フェッチが行なわれなくても、キュー９に未
発行の命令が存在すれば命令デコーダを介して機能ユニ
ットへの命令発行が続行される。この第５図に示す例に
おいては、前のサイクル（状態（２２））において２命
令が発行されており、このアドレス５ｃｏｐｅは１１を
示している。

状態（２４）において、命令が命令メモリから到着した
ため、アドレスｑｕｅｕｅ　　ｔｏｐ　（アドレス４）
から始まるキュー９の４エントリに命令が書込まれる。

すなわち、命令１２〜１５がアドレス４〜７にそれぞれ
書込まれる。

また前のサイクルにおいて２つの命令（命令７および８
）が発行されており、アドレス５ｃｏｐｅはアドレス１
を示す。

次に、第３図ないし第５図に示す動作を実現するための
ロジック３０ないし３６の論理について説明する。まず
、キュートップロジック３０が実現するロジックについ
て説明する。

（１）　初期状態：この状態は次の２つの状態を含む。

（ａ）　　リセット状態：信号ｒｅｓｅｔ＝１このとき
、ｑｕｅｕｅ　　ｔｏｐ＝０となる。

（ｂ）　　初期化状態二信号ｑｕｅｕｅ　　１ｎｉｔ　
　　５ｔａｔｅ　　　Ｌ＝１ この状態は、キュー９の書込先頭アドレスはキュートッ
プしラッチ１７の保持するアドレスに設定される。した
がって、 ｑｕｅｕｅ　　ｔｏｐ　　ｘｎ＝ｑｕｅｕｅ　　ｔ。

−Ｌ となる。

次に非初期状態、すなわちｒｅｓｅｔ’ｑｕｅｕｅ　　
１ｎｉｔ　　５ｔａｔｅ　　Ｌ＝Ｏの場合について説明
する。ここで「・」は論理積演算を示す。

（２）　分岐発生状態：信号ｂｒ　　ｔａｋｅｎ＝１＝ この状態においては、アドレスｑｕｅｕｅ　　ｔｏｐは
、キュー９において分岐命令が格納されたアドレスに設
定される。したがって、このときは、ｑｕｅｕｅ　　ｔ
ｏｐ　　１ｎ＝ｂｒａｎｃｈ　　１ｎｓｔ　　ｅｎｔｒ
ｙ となる。

（３）　命令フェッチ要求が出されても命令供給が行な
われない場合：ＩＣｆｅｔｃｈ　　Ｌ＝１かつＩｃ　　
ｒｅａｄｙ＝０ このとき１アドレスｑｕｅｕｅ　　ｔｏｐは前のサイク
ルと同じ値を維持するので、 ｑｕｅｕｅ　　ｔｏｐ　　１ｎ＝ｑｕｅｕｅ　　ｔ。

Ｌ となる。

（４）　発行された命令フェッチ要求に対し命令供給が
行なわれ、かつキュー９に空きが存在する場合 ：ＩＣｆｅｔｃｈ　　Ｌ＝１かつＩｃｒｅａｄｙ＝１、
かつｑｕｅｕｃ　　ａｖａｉｌ＝１このとき、アドレス
ｑｕｅｕｅ　　ｔｏｐは次のサイクルにおいて４シフト
されるため、ｑｕｅｕｅ　　ｔｏｐ　　１ｎ＝ｑｕｅｕ
ｅ＋４となる。ここで、「＋」はモジュロ１２の加算で
ある。したがって、 ｉｆ　（ｑｕｅｕｅ　　ｔｏｐ＞１１）（ｑｕｅｕｅ　
　ｔｏｐ　　１ｎ＝ｑｕｅｕｅ　　ｔｏｐｉｎ−１２） となる。

（５）　命令フェッチ要求が出され、命令供給が行なわ
れても、キューに空き領域（４工ントリ分）が存在しな
い場合 ：ＩＣｆｅｔｃｈ　　Ｌ＝１かつＩｃ　　ｒｅａｄｙ＝
１かつｑｕｅｕｅ　　ａｖａｉｌ＝０この状態はキュー
９に４工ントリ分の命令を書込む領域が存在しないため
、命令の書込が行なわれない状態を示しており、アドレ
スｑｕｅｕｅｔｏｐは前のサイクルと同じ状態を維持す
る。したがって、 ｑｕｅｕｅ　　ｔｏｐ　　１ｎ＝ｑｕｅｕｅ　　ｔ。

Ｌ となる。

（６）　命令到着待ち状態の場合 ：この状態は２つある。

（ａ）　　命令フェッチ要求が出されても何らかの原因
（キャッシュミス等）により命令供給が行なわれない場
合 ：ＩＣｆｅｔｃｈ　　Ｌ＝１かつｌｃ　　ｒｅａｄｙ＝
０ この状態では前のサイクルのｑｕｅｕｅ　　ｔ。

ｐが保持される。したがって、 Ｃ１ｕｅｕｅ　　ｔｏｐ　　１ｎ＝Ｑｕｅｕｅ　　ｔ。

Ｌ となる。

（ｂ）　　たとえば命令メモリがアクセスを受入れられ
ない状態にあるとき この状態はＩＣｍ１ｓｓ　　Ｌ＝１かツＩＣｒｅａｄｙ
＝０ この状態では、命令が供給されていないため、アドレス
ｑｕｅｕｅ　　ｔｏｐは前の値を保持する。

したがって、 ｑｕｅｕｅ　　ｔｏｐ　　ｔｎ＝ｑｕｅ　　ｔｏｐ−と
なる。

（７）　たとえばキャッシュミス等による命令到着待ち
状態において命令が与えられ、かつキュー９に空き領域
が存在する場合： ＩＣｍ１ｓｓ　　Ｌ＝１か−））（ｒｅａｄｙ＝１かつ
ｑｕｅｕｅ　　ａｖａｉｌ＝１この状態では、与えられ
た命令をキュー９にすべて書込むことができる。このと
きには、このサイクルでは、ｑｕｅｕｅ　　ｔｏｐ　　
１ｎ＝ｑｕｅｕｅ　　ｔｏｐ　　Ｌ＋４ となる。ただし「＋」はモジュル１２のモジュロ加算で
ある。

（８）　命令到着待機状態において命令が供給されても
キュー９に空き領域が存在しない場合：ＩＣｍ１ｓｓ　
　Ｌ＝１、かっＩＣｒｅａｃｉｙ＝−ｔ、かつｑｕｅｕ
ｅ　　ａｖａｉｌ＝０このとき、キュー９には命令を書
込むことができないので、アドレスｑｕｅｕｅ　　ｔｏ
ｐは前のサイクルの値を保持する。したがって、ｑｕｅ
ｕｅ　　ｔｏｐ　　１ｎ＝ｑｕｅｕｅ　　ｔ。

Ｌ となる。

（８）　命令フェッチ要求を出しておらず、また命令到
着待ち合わせ状態でもない場合：ＩＣｆｅｔｃｈ　　Ｌ
＝０かっＩＣｍ１ｓｓ　　Ｌ＝０ この状態はたとえば割込み処理などにより、命令メモリ
の命令の実行が中断される状態である。

この状態ではアドレスｑｕｅｕｅ　　ｔｏｐは前のサイ
クルの値を維持する。したがって、ｑｕｅｕｅ　　ｔｏ
ｐ　　１ｎ＝ｑｕｅｕｅ　　ｔ。

ｐｔ。

となる。この上述の論理を第６図に一覧にして示す。

このキュートップロジック３０が実行する論理は上述の
説明から明らかであろう。このキュートップロジック３
０の具体的構成は、第６図に示す論理表を満足する構成
であればどのようなものであってもよい。たとえば単純
には、この第６図に示す表の各列（横方向）が示すロジ
ックをたとえばＡＮＤゲートにより形成し、この各列の
ロジックの論理和をとる回路構成を用いて実現できる。

次にスコープネクストロジック３１の実行する論理動作
について説明する。

（１）　リセット状態：信号ｒｅｓｅｔ＝１この状態で
はアドレス５ｃｏｐｅは０に設定される。すなわち、 ５ｃｏｐｅ　　ｎｅｘｔ＝０である。

（２）　分岐命令の発行 ：ｂｒ　　ｔａｋｅｎ＝１ この場合、第４図に示すように、アドレス５ｃｏｐｅは
分岐命令を格納するキュー９のアドレスに設定される。

したがって、５ｃｏｐｅ　　ｎｅＸｔ＝ｂｒａｎｃｈ　
　１ｎｓｔ　　ｅｎｔｒｙとなる。

（３）　この上述の状態以外の場合：ｒｅｓｅ１＝０か
っｂｒ　　ｔａｋｅｎ＝０ この状態においては、アドレス５ｃｏｐｅは発行命令数
に従うてシフトする。すなわち、５ｃｏｐｅ　　　ｎｅ
Ｘｔ＝ｓｃＯｐｅ　　　Ｌ＋１ｓｓｕｅｄ　　ｔｎｓｔ
　　Ｃｏｕｎｔ となる。ここで、「＋」はモジュール１２のモジュロ加
算である。したがって、 ５ｃｏｐｅ＞１１＝＝１のとき、 ５ｃｏｐｅ　　ｎｅｘｔ＝ｓｃｏｐｅ　　ｎｅｘｔとな
る。

このスコープネクストロジック３１の実現する論理は第
７図に一覧にして示される。

ここでフラグ５ｃｏｐｅ＞１１．ｑｕｅｕｅｔｏｐ＞ｌ
ｌはアドレス５ｃｏｐｅおよびｑｕｅｕｅ　　ｔｏｐが
キュー９を−巡りしたことを示す。

次に第８図を参照して命令フェッチロジック３２の実現
する論理について説明する。

（１）　命令フェッチ要求は、リセット状態のときまた
は命令メモリが、命令フェッチ要求を受入れられる状態
のとき発生される。すなわち、ｒｅｓｅｔｌ＝１かつｌ
ｃ　　ｂｕｓｙ！＝１のときに ＩＣｆｅｔｃｈ＝１ となる。ここで［！ヨは否定を示す符号である。

（２）　命令フェッチ要求が出されないのは上述のごと
（リセット状態または命令メモリが命令フェッチ要求を
受入れない状態のときである。したがって上の状態（１
）以外すべて ＩＣｆｅｔｃｈ＝０ となる。次に命令ミスロジック３３が実現する論理につ
いて第９図を参照して説明する。

信号ＩＣｍ１ｓｓは、命令メモリからの命令到着待ち状
態であることを示すフラグである。この命令ミスロジッ
ク３３は次のサイクルのフラグＩＣｍ１ｓｓの状態を決
定する。

（１）　　リセット状態：ｒｅｓｅｔ＝１この状態にお
いては、まだ何ら命令は発生されておらず命令を待つ必
要もなく、フラグＩＣｍ１ｓｓは０である。

（２）　動作時において、分岐命令が発生した場合 ：ｂｒ　　ｔａｋｅｎ＝１ この状態においては、次のサイクルで分岐先命令のフェ
ッチが行なわれるため、命令待ち合わせ状態となること
はなく、フラグＩＣｍ１ｓｓは０となる。

（３）命令フェッチ要求が出されても命令メモリから命
令が供給されない場合 ：ＩＣｆｅｔｃｈ　　Ｌ＝１かつｌｃ　　ｔｅａｄｙ＝
０ この状態では、次のサイクルは命令供給待機状態であり
、次のサイクルで命令が与えられればその命令を書込む
必要がある。フラグＩＣｍ１ｓＳは１となる。

（４）　命令メモリから命令供給がされた場合：ＩＣｒ
ｅａｄｙ−１ この状態は命令メモリから命令が供給されたことを示し
ており、次のサイクルにおいて命令待ち合わせ状態とな
る必要はなく、フラグＩＣｍ１ｓｓはＯとなる。　　　
　− （５）　動作状態において、分岐命令が発生せず、命令
フェッチ要求も発生されず、また命令メモリからの命令
供給指示も与えられない状態：ｂｒ　　ｔａｋｅｎ＝０
、かつＩＣｆｅｔｃｈ　　Ｌ＝Ｏ１かつｌｃ　　ｒｅａ
ｄｙ＝０この状態は、たとえば割込み処理などによる実
行の中断状態などが生じており、フラグＩＣｍ１ｓｓは
前のサイクルの値を保持する必要があるため、 ＩＣｍ１ｓｓ＝Ｉｃ　　ｍ１ｓｓ　　　Ｌ。

となる。

次に第１０Ａ図および第１０Ｂ図を参照してキューアベ
ールロジック３４が実現する論理動作について説明する
。

（１）　　リセット状態：ｒｅｓｅｔ＝１この状態にお
いては、キュー９においては命令は何ら格納されていな
いため、キュー９には、アドレスｑｕｅｕｅ　　ｔｏｐ
からの連続する４つのアドレス領域に４つの命令を書込
むことができる。

したがってこの場合、 ｑｕｅｕｅ　　ａｖａｉｌ＝１ となる。

（２）　分岐命令が発生した場合：ｂｒ　　ｔａｋｅｎ
＝１ この状態においては、第４図に示すように、ｑｕｅｕｅ
　　ｔｏｐから始まるアドレスに分岐先命令を書込む必
要があるため、空き領域が等測的に存在することになる
。したがって、 ｑｕｅｕｅ　　ａｖａｉｌ＝１ となる。

分岐が発生していない状態において、キューフルロシッ
ク（これは以下に説明する）がキュー９に空き領域（４
工ントリ分）が存在していることを示している場合には
、 ｑｕｅｕｅ　　ａｖａｉｌ＝１となり、またこのキュー
フルロシックがキュー９が空き状態（４命令を書込むエ
ントリ分の領域）にないことを示している場合に ｑｕｅｕｅ　　ａｖａｉｌ＝Ｑとなる。すなわち、この
状態においてはｑｕｅｕｅ　　ａｖａｉｌ＝！ｑｕｅｕ
ｅ　　ｆｕｌｌとなる。

次に、キューフルロシックについて説明する。

このキューフルロシックは第１図におけるキューアベー
ルロジック３４に含まれている。このキューフルロシッ
クが実行する論理を第１０Ｂ図を参照して説明する。

（１）　このキューフルロシックはスコープネクストロ
ジック３１からのアドレス５ｃｏｐｅとキュートップロ
ジック３０からのアドレスｑｕｅｕｅ　　ｔｏｐ　　ｉ
ｎに従ってキュー９が空き領域を有しているか否かを判
定する。ここで、スコープネクストロジック３１から出
力されるアドレス５ｃｏｐｅは次のサイクルにおける読
出先頭アドレスを示しているため５ｃｏｐｅ　　ｎｅｘ
ｔとして説明する。

（１）　次のサイクルにおける読出先頭アドレス５ｃｏ
ｐｅ　　ｎｅｘｔが次のサイクルにおける書込先頭アド
レスｑｕｅｕｅ　　ｔｏｐ　　ｉｎよりも小さい場合 この場合、第１０Ｃ図に示すように、命令がｑｕｅｕｅ
　　ｔｏｐ　　ｉｎから書込まれるため、アドレス５ｃ
ｏｐｅ　　ｎｅｘｔとキュー９の全エントリ数との和か
らアドレスｑｕｅｕｅ　　ｔｏｐ−ｉｎとの差が４以上
あれば次のサイクルで命令を書込むことができる。した
がって、 ５ｃｏｐｅ　　ｎｅｘｔ＋１２−ｑｕｅｕｅ　　ｔｏｐ
　　ｉｎ≧４ の場合にはｑｕｅｕｅ　　ｆｕｌｌ＝ＦＡＬｓＥ（０；
空き領域有） となる。そうでない場合には、 ｑｕｅｕｅ　　ｆｕｌｌ＝ＴＲＵＥ（１；空き領域無し
） となる。

（２）　　　５ｃｏｐｅ　　ｎｅｘｔ＞ｑｕｅｕｅｔｏ
ｐ　　ｉｎ＋ この状態は第１０Ｄ図に示す状態である。この状態では
、５ｃｏｐｅ　　ｎｅｘｔとｑｕｅｕｅｔｏｐ　　ｉｎ
との差Ｃが４以上であればキュー９に命令を書込むこと
ができる。したがって、５ｃｏｐｅ　　ｎｅｘｔ＝ｑｕ
ｅｕｅ　　ｔｏｐ−ｉｎ≧４ならば、 ｑｕｅｕｅ　　ｆｕｌｌ＝ＦＡＬｓＥ となる。

また、５ｃｏｐｅ　　ｎｅｘｔ−ｑｕｅｕｅ　　ｔｏｐ
　　ｉｎ＜４ならば、 ｑｕｅｕｅ　　ｆｕｌｌ＝ＴＲＵＥ となる。

（３）　　　５ｃｏｐｅ　　ｎｅｘｔ＝ｑｕｅｕｅｔｏ
ｐ　　ｉＨ この状態は次のサイクルにおける読出先頭アドレスと書
込先頭アドレスとが等しい状態である。

このとき、後述のキューステイト（ｑｕｅｕｅｓ　ｔ　
ａ　ｔ　ｅ）に従って、キュー９の空き領域があるか否
かの判別が行なわれる。すなわち、ｑｕｅｕｅ　　ｓｔ
ａｔｅ＝ＮＯＲＭＡＬならば、ｑｕｅｕｅ　　ｆｕｌｌ
＝ＦＡＬｓＥ となる。また、ｑｕｅｕｅ　　５ｔａｔｅ！＝ＮＯＲＭ
ＡＬならば、 ｑｕｅｕｅ　　ｆｕｌｌ＝ＴＲＵＥ となる。

次にキュー９の空き領域の有無を判定するための信号ｑ
ｕｅｕｅ　　５ｔａｔｅについて説明する。

ここで、空き領域とは一度に命令メモリからフェッチさ
れた複数の命令をすべて書込むことのできる領域であり
、本実施例では最小４エントリの領域を示す。キュー９
の状態は第１の状態の他に、第２の状態および第３の状
態がある。まず、第１１Ａ図および第１１Ｂ図を参照し
て第２の状態（ＮＯＲＭＡＬ状態）について説明する。

第１１Ａ図および第１１Ｂ図は、キュー９の第２の状態
（ＮＯＲＭＡＬ状態）のキュー９のアドレスｑｕｅｕｅ
　　ｔｏｐおよび５ｃｏｐｅの位置関係を示す図である
。第１１Ａ図において、アドレスｑｕｅｕｅ　　ｔｏｐ
は、キュー９のアドレス６を示し、アドレス５ｃｏｐｅ
はキュー９のアドレス２を示す。この状態は、 ５ｃｏｐｅ＜ｑｕｅｕｅ　　ｔｏｐ と表わせる。

第１１Ｂ図において、命令が供給されず、命令の発行の
みが行なわれた状態を示す。この場合、次のサイクルに
おけるアドレス５ｃｏｐｅ　　ｎｅｘｔおよびｑｕｅｕ
ｅ　　ｔｏｐ　　ｉｎは互いに等しくなる。この状態は
、第２の状態（ＮＯＨＭＡＬ状態）において生じたもの
であり、この状態も第２の状態と称される。この状態は
、 ５ｃｏｐｅ　　ｎｅｘｔ＝ｑｕｅｕｅ　　ｔｏｐｎ と表わせられる。

したがって、キュー９の第２の状態（ＮＯＲＭＡＬ状態
）にある条件は、 ５ｃｏｐｅ≦ｑｕｅｕｅ　　ｔｏｐ と表わせる。次に、第１２Ａ図および第１２Ｂ図を参照
して、キュー９の第３の状態（ＲＥＶＥＲ３Ｅ状態）に
ついて説明する。

第１２Ａ図および第１２Ｂ図はキュー９の第３の状態（
ＲＥＶＥＲ８Ｅ状態）におけるアドレス５ｃｏｐｅおよ
びｑｕｅｕｅ　　ｔｏｐの位置関係を示す図である。第
１２Ａ図において、アドレス５ｃｏｐｅはキュー９のア
ドレス６を示し、アドレスｑｕｅｕｅ　　ｔｏｐは、キ
ュー９のアドレス２を示す。この状態は、 ５ｃｏｐｅ＞ｑｕｅｕｅ　　ｔｏｐ と表わせる。

この状態において、命令発行が行なわれず、命令供給が
行なわれた状態を考える。すなわち、第１２Ａ図におい
てキュー９のアドレス２から命令が供給された場合を考
える。この場合、第１２Ｂ図に示すように、次のサイク
ルにおけるアドレスは、 ５ｃｏｐｅ　　　ｎｅｘｔ＝ｑｕｅｕｅ　　　ｔｏｐ−
ｎ となる。この状態では、未発行の命令のみでキュー９が
満たされている。この状態では、次のサイクルにおける
命令書込を禁止する必要がある。この状態をも合わせて
第３の状態（ＲＥＶＥＲ８Ｅ状態）とよぶ。したがって
、第３の状態（ＲＥＶＥＲ８Ｅ状態）の条件は、 ５ｃｏｐｅ≧ｑｕｅｕｅ　　ｔｏｐ と表わせる。このキュー９の状態を信号ｑｕｅｕｅ　　
５ｔａｔｅによりモニタすることにより、前述のロジッ
クｑｕｅｕｅ　　ｆｕｌｌの論理動作を通して、キュー
９に空き領域があるか否かの判別を行なうことができる
。

このキューステイトロジック５０が実現する論理動作を
ｊｌ１１３図に一覧にして示す。以下、キューステイト
ロジック５０の動作について説明する。

（１）　リセット時の初期状態においては、アドレスｑ
ｕｅｕｅ　　ｔｏｐおよび５ｃｏｐｅはキュー９のアド
レス０に設定される。この状態は、キュー９の第１の状
態であるが、キュー９へ命令を書込むことができるため
、信号ｑｕｅｕｅ　　５ｔａｔｅは第２の状態に設定さ
れる。すなわち、ｒｅｓｅｔ＝１ならば、 ｑｕｅｕｅ　　ｓｔａｔｅ＝ＮＯＲＭＡＬとなる。

（２）　アドレスｑｕｅｕｅ　　ｔｏｐが、キュー９の
アドレス領域を一巡し、かつアドレス５Ｃｏｐｅがまだ
キュー９のアドレス領域を一巡しない場合： このとき、第１３図の（２）に示すように、キュー９は
第３の状態（ＲＥＶＥＲ３Ｅ状態）となる。したがって
、 ｑｕｅｕｅ　　ｔｏｐ＞１１＝＝１、かつ５ｃｏｐｅ＞
１１＝＝０のとき、 ｑｕｅｕｅ　　５ｔａｔｅ＝ＲＥＶＥＲ８Ｅとなる。

（３）　アドレス５ｃｏｐｅがキュー９のアドレス領域
を一巡した場合 この状態では、アドレス５ｃｏｐｅ　　ｎｅｘｔがアド
レスｑｕｅｕｅ　　ｔｏｐ　　ｉｎを超えることはない
ので、キュー９は第２の状態（ＮＯＲＭＡＬ状態）とな
る。したがって、 ５ｃｏｐｅ＞１ｌ−＝１ならば、 ｑｕｅｕｅ　　ｓｔａｔｅ＝ＮＯＲＭＡＬとなる。

（４）　分岐が発生した場合： この状態においては、分岐命令から始まるキュー９のア
ドレス領域に次の分岐先命令を格納する必要がある。し
たがってこの状態ではアドレス５Ｃｏｐｅ　　ｎｅｘｔ
およびｑｕｅｕｅ　　ｔｏｐｉｎは等しくされるが、命
令の書込を可能とするために、キュー９の状態は第２の
状態（ＮＯＲＭＡＬ状態）となる。したがって、 ｂｒ　　ｔａｋｅｎ＝１ならば、 ｑｕｅｕｅ　　ｓｔａｔｅ＝ＮＯＲＭＡＬとなる。次に
、キュー９の「有効性フラグ」部分に書込まれるフラグ
を決定する命令アベールロジック３５が実現する論理に
ついて第１４図を参照して説明する。

第１４図は命令アベールロジック３５が実現する論理を
一覧にして示す図である。

（１）　初期状態：ｒｅｓｅｔ−＝１ この状態では、まだキュー９に有効な命令は何ら格納さ
れていないため、有効性フラグはオフ（０）にされる。

したがって、 ｒｅｓｅｔ＝１ならば、 ｆｎｓｔ　　ａｖａｉｌ　　１ｎ＝０ となる。

（２）　分岐が発生した場合、 この状態では、分岐命令が格納されたアドレスから続（
４エントリの命令の発行を禁止する必要がある。したが
ってこの場合には有効性フラグはオフ（０）とする。し
たがって、 ｂｒ　　ｔａｋｅｎ＝１、ならば、 １ｎｓｔ　　ａｖａｉｌ　　１ｎ＝０ となる。

（３）　命令フェッチ要求が出された場合：この状態で
は、アドレスｑｕｅｕｅ　　ｔｏｐから始まる命令の有
効／無効は命令メモリからの命令の供給の有無に対応す
る。したがって、ＩＣｆｅｔｃｈ　　Ｌ＝１、ならば、 １ｎｓｔ　　ａｖａｉｌ　　１ｎ＝Ｉｃ　　ｒｅａｄと
なる。

（４）　命令到着待ち状態の場合： この状態は、そのサイクルでの命令フェッチ要求の有無
にかかわらず生じる。このときも、アドレスｑｕｅｕｅ
　　ｔｏｐから始まる命令の有効／無効は命令メモリか
らの命令供給の有無に対応する。したがって、 ＩＣｍ１ｓｓ　　Ｌ＝１、ならば、 １ｎｓｔ　　ａｖａｉｌ　　　１ｎ＝Ｉｃ　　ｒｅａｄ
となる。

（５）　上述の４状態のいずれの状態でもない場合： この状態においては、アドレスｑｕｅｕｅ　　ｔｏｐか
ら始まる４エントリに書込まれる命令は要求する命令で
はないため、有効性フラグはオフとされる。したがって
、 ｅｌｓｅ、ｆｎｓｔ　　ａｖａｉｌ　　１ｎ＝０となる
。

第１５図はキュー初期化ロジック３６の実現する論理を
一覧にして示す図である。以下、第１５図を参照してキ
ュー初期化ロジック３６の論理動作について説明する。

ここで、キューの初期状態（第１の状態）とは、キュー
のリセット状態、分岐命令が発生した状態、および命令
待ち状態のいずれかの状態を示す。すなわち、キュー９
に必要とされる命令が書込まれていない状態を表わして
いる。

（１）　　リセット状態： この状態においては、まだキュー９には何ら命令は書込
まれていないため。キュー９は初期状態にある。したが
って、 ｒｅｓｅｔ＝１、ならば ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅ＝１となる。

（２）　分岐が発生した場合： この状態においては、キュー９は分岐先命令を格納する
必要があるが、この命令は、まだキュー９に書込まれて
いないため、キュー９は初期状態にある。したがって、 ｂｒ　　ｔａｋｅｎ＝１、ならば、 ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅ＝１、となる。

（３）　命令フェッチ要求が出されても命令メモリから
命令が供給されない場合： この状態においてはキュー９は命令待ち状態となるため
、キュー９は初期状態となる。したがって、 ＩＣｆｅｔｃｈ　　Ｌ＝１、かつ ＩＣｒｅａｄｙ＝０、ならば、 ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅ＝１、となる。

（４）　命令フェッチ要求が出されかつ命令メモリから
命令が供給された場合： この状態においてはキュー９には所望の必要とされる命
令が書込まれたことにより、キュー９は初期状態ではな
い。したがって、 ＩＣｆｅｔｃｈ　　Ｌ＝１、かつ ＩＣｒｅａｄｙ＝１、ならば、 ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅ＝０、となる。

（５）　キュー９が命令待ち状態にあり、かつ命令メモ
リから命令が供給されない場合：この状態では、キュー
９はフェッチ要求した命令の到着を待っている。したが
って、キュー９は初期状態にある。したがって、 ＩＣｍ１ｓｓ　　Ｌ＝１、かつ ＩＣｒｅａｄｙ＝０、ならば ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅ＝１となる。

（６）　キュー９が命令待ち状態にありかつ命令メモリ
が命令を供給した場合： この状態では、キュー９にはフェッチ要求した命令が書
込まれたため、キュー９は初期状態ではなくなる。した
がって、 ＩＣｍ１ｓｓ　　Ｌ＝１、かつ ＩＣｒｅａｄｙ＝１ならば、 ｑｕｅｕｅ　　　１ｎｉｔ　　　５ｔａｔｅ＝０となる
。

（７）　リセット状態になく、分岐発生状態でもなく、
命令フェッチ要求を行なっておらず、また命令待ち合わ
せ状態でもない場合： この状態においては、キュー９は命令メモリからの命令
の供給の有無にかかわらず、キュー９は次のサイクルの
状態では、そのときの状態を保持すべき状態にあり、ま
たすなわち、第６図に示すようにアドレスｑｕｅｕｅ　
　ｔｏｐは同一アドレスを続いて示す必要がある。した
がって、ｒｅｓｅｔ＝０、かつｂｒ　　ｔａｋｅｎ＝０
、かつ ＩＣｆｅｔｃｈ　　Ｌ＝０かつＩｃｍ１ｓｓＬ＝０、な
らば、 ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅ＝ｑｕｅｕｅ　
　１ｎｉｔ　　５ｔａｔｅ　　Ｌ となる。

なおロジック３０ないし３６および５０が実現する論理
を一欄にして示しているが、これらの論理を実現するた
めの具体的構成は当業者であれば容易に作成することが
できるであろう。

命令デコーダ２６は、Ｌラッチ回路１４〜１６から与え
られるアドレスＩＤ　　ＰＣＬ、命令ＩＤ　　ＩＲＬお
よび有効性フラグＩＤ　　１ｎｓｔａｖａｉｌ　　Ｌを
デコードし、並列処理可能な命令を検出し、該命令を対
応の機能ユニットへ転送するとともに、信号ｂｒ　　ｔ
ａｋｅｎ、データ１ｓｓｕｅｄ　　１ｎｓｔ　　ｃｏｕ
ｎｔおよびｂｒａｎｃｈ　　１ｎｓｔ　　ｅｎｔｒｙを
発生する。

この第１図に示す回路構成は１サイクルですべて所望の
動作を実行する。分岐発生時において、分岐命令と同時
に命令デコーダ２６に与えられた命令のうち分岐命令以
後の命令については、デコード動作を行なっても機能ユ
ニットへの発行を停止する構成であってもよく、また機
能ユニットへその命令を与える一方そのサイクルにおけ
る機能ユニットの動作を禁止する構成であってもよい。

次に、各ロジック３０ないし３６および５０の動作につ
いて図面を参照して説明する。

第１６図は第３図に示すキュー、ｑｕｅｕｅｔｏｐおよ
び５ｃｏｐｅの基本的な動きに対応する各ロジックの動
作を示す信号波形図である。第１６図には、各サイクル
と東３図に示す各ステップとの対応関係を合わせて示す
。また、各サイクルの初めはクロック信号Ｔにより決定
される。この信号波形図においてサイクルの中間でロジ
ックの出力の変化は、クロック信号りに応答して生じて
いる。

（１）　サイクル０および１： このサイクルはリセット信号ｒｅｓｅｔが“１”にあり
、キュー９は初期状態にある。したがって、信号ｑｕｅ
ｕｅ　　１ｎｉｔ　　５ｔａｔｅがオン（１）、アドレ
スｑｕｅｕｅ　　ｔｏｐおよび５ｃｏｐｅは０であり、
また有効性フラグ１ｎｓｔａｖａｉｌ　　ｉｎは０であ
る。

また、リセット状態においては、命令メモリに対するフ
ェッチ要求は行なわれないため、命令フェッチ要求フラ
グＩＣｆｅｔｃｈはオフ（０）である。また、キュー９
はリセット状態においては空き領域が十分に存在するた
め、信号ｑｕｅｕｅ　　ａｖａｉｌは空き領域があるこ
とを示すため“１”である。

（２）　サイクル２： このサイクル２においてリセット信号ｒｅｓｅｔが“０
”となり、リセットが解除される。このリセットの解除
はサイクルの中途で行なわれており、各ロジックの出力
状態はサイクル１と同様である。

（３）　サイクル３： このサイクルにおいては、命令フェッチロジック３２か
らの命令フェッチ要求ＩＣｆｅｔｃｈをオン状態とする
。これにより命令メモリに対する命令フェッチ要求が行
なわれる。この発行された命令フェッチ要求に対して命
令メモリから命令が供給される。命令メモリからは命令
供給を示す信号ＩＣｒｅａｄｙがオン状態となる。この
オン状態のＩＣｒｅａｄｙに応答して、命令アベールロ
ジック３５からの出力される有効性フラグｔｎｓｔ　　
ａｖａｉｌ　　ｉｎがオン状態となる。

このとき、キュー初期状態フラグｑｕｅｕｅ　　１ｎｉ
ｔ　　５ｔａｔｅはオン状態にあり、キュー９が初期状
態にあることを示している。

（４）　サイクル４： 信号ＩＣｆｅｔｃｈおよびＩＣｒｅａｄｙがともにオン
状態となったことにより、キュー９の初期状態が解除さ
れ、信号ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅがオフ
（０）とされ、キュー９に対する命令等の書込が実行さ
れる。すなわち、アドレスｑｕｅｕｅ　　ｔｏ′ｐが示
すアドレス０からの領域に命令メモリから供給された命
令ＩＣｄａｔａおよび命令フェッチステージから伝達さ
れた各命令の論理アドレスＩＦ　　ＰＣＬおよび命令ア
ベールロジック３５からの有効性フラグ部１ｎｓｔ　　
ａｖａｉｌ　　ｉｎが書込まれる。

またこのときアドレス５ｃｏｐｅから始まるアドレス０
に書込まれた命令およびアドレスおよび有効性フラグが
読出され、ラッチ回路１４ないし１６へ与えられる。こ
のラッチ回路１４ないし１６へ与えられたデータはクロ
ック信号りに応答して命令デコーダ２６へ与えられてそ
こで解読される。その結果、サイクル４において２つの
命令が並列処理可能であるとして対応の機能ブロックに
発行される。これにより、命令デコーダ２６からは発行
命令数が２であることを示す信号１ｓｓｕｅｄ　　１ｎ
ｓｔ　　ｃｏｕｎｔが発生され、スコープネクストロジ
ック３１へ与えられる。アドレス５ｃｏｐｅ　　ｎｅｘ
ｔは２となる。また、アドレスｑｕｅｕｅ　　ｔｏｐは
４を加算され、４となる。

（５）　サイクル５： このサイクルにおいては、アドレスｑｕｅｕｅｔｏｐは
アドレス４を示しており、またアドレス５ｃｏｐｅはア
ドレス２を示している。サイクル４と同様に命令メモリ
から命令が供給され、アドレス４ないし７に命令が書込
まれる。このとき同時に、キュー９からアドレス２から
の命令が読出され、ラッチ回路１４ないし１６を介して
命令デコーダ２６へ与えられる。命令デコーダ２６から
は１つの命令が機能ユニットへ発行される。したがって
、スコープネクストロジック３１からａカされるアドレ
ス５ｃｏｐｅは３となる。また、キュートップロジック
３０から出力されるアドレスｑｕｅｕｅ　　ｔｏｐ　　
ｉｎは８となる。

（６）　サイクル６： このサイクル６においてもサイクル４と同様に命令メモ
リから命令が供給される。これにより、キュー９のアド
レス８ないし１１に命令が書込まれる。

一方、命令デコーダ２６からは機能ユニットへ発行され
る命令が存在しなかったため、発行命令数Ｏを示す信号
１Ｂ３ｕ６ｄ　　１ｎｓｔ　　ｃｏｕｎｔが発生されス
コープネクストロジック３１へ与えられる。

キュートップロジック３０からの次のサイクルのアドレ
スｑｕｅｕｅ　　ｔｏｐ　　ｉｎはアドレス０を示す。

スコープネクストロジック３１からａカされるアドレス
５ｃｏｐｅ　　ｎｅｘｔは３である。このとき、キュー
９のアドレス３には未発行の命令が残る。したがって、
キューアベールロジック３４は、そこに含まれるキュー
フルロシックの機能によりキュー９に空き領域がないこ
とを示すために、信号ｑｕｅｕｅ　　ａｖａｉｌをオフ
（０）に設定する。これにより、次のサイクルにおける
キュー９への命令の書込が禁止される。

（７）　サイクル７： このサイクルにおいては、キュー９のアドレス３から命
令が読ａされ、命令デコーダ２６から３つの命令が発行
される。これにより、スコープネクストロジック３１か
ら出力されるアドレス５Ｃｏｐｅ　　ｎｅｘｔは６とな
る。アドレスｑｕｅｕｅ　　ｔｏｐ　　ｉｎは、そのと
き信号ｑｕｅｕｅａｖａｉｌがオフ状態であったため変
更せず０である。このとき、アドレス５ｃｏｐｅ　　ｎ
ｅｘｔが６であり、一方アドレスｑｕｅｕｅ　　ｔｏｐ
−ｉｎが０であり、キュー９に空き領域が生じたため、
キューアベールロジック３４からの出力信号ｑｕｅｕｅ
　　ａｖａｉｌはオンとなり、次のサイクルにおけるキ
ュー９への命令の書込が許可される。

（８）　サイクル８ニ アドレスｑｕｅｕｅ　　ｔｏｐはサイクル７と同様０で
あるが、キュー９は命令を書込むことができるため（ｑ
ｕｅｕｅ　　ａｖａ　ｉ　１はオン状態）、キュー９の
アドレスＯないし３の領域に命令が書込まれる。このと
き、アドレス５ｃｏｐｅは６であり、キュー９はアドレ
ス６を示しており、このキュー９のアドレス６からの命
令が命令デコーダ２６へ与えられる。

なお、このとき、命令フェッチ要求ＩＣｆｅｔｃｈが連
続して発行されるため、サイクル７とサイクル８とで命
令メモリから与えられる命令の内容が具なることも考え
られる。これは、キューアベールロジック３４からの信
号ｑｕｅｕｅ　　ａｖａｉｌを命令フェッチステージへ
与え、この信号ｑｕｅｕｅ　　ａｖａｉｌがオフの場合
には、命令フェッチステージに含まれるプログラムカウ
ンタ（ＩＦ　　ＰＣ）のカウンタ動作を禁止し、サイク
ル７とサイクル８とで命令メモリの同一の内容が与えら
れるように構成すれば、同一命令を命令メモリから与え
ることができる。

なお、各ロジック３０ないし３６および５０は与えられ
た信号を論理処理しているだけであり、クロック信号Ｔ
またはＬとの同期動作は行なってはいない。

第１７図は、第４図に示す分岐発生時における各ロジッ
クの動作を示す信号波形図である。第１７図において第
４図の各ステップが各サイクルに対応づけて示される。

以下、第１７図を参照して分岐発生時におけるキュー、
ｑｕｅｕｅ　　ｔｏｐおよび５ｃｏｐｅの動きについて
説明する。

（１）　サイクル０ニ アドレスｑｕｅｕｅ　　ｔｏｐは１０であり、アドレス
５ｃｏｐｅは２である。したがってキュー９からは命令
８．９．１０および１１がアドレス１０．１１．０およ
び１に書込まれる。一方、キュー９のアドレス２ないし
５の命令０ないし３が読出される。このサイクル０にお
いて、キュー９のアドレス４に格納されていた分岐命令
２３により分岐が発生した場合を想定する。この場合、
信号ｂｒ　　ｔａｋｅｎがオン（１）となる。この分岐
が生じたことにより、命令アベールロジック３５からの
有効フラグ１ｎｓｔ　　ａｖａｉｌ　　ｉｎ−はオフ（
０）となる。

また、この分岐発生により、キュートップロジック３０
から出力されるアドレスｑｕｅｕｅ　　ｔｏｐ　　ｉｎ
は分岐命令２が格納されていたアドレスｂｒａｎｃｈ　
　１ｎｓｔ　　ｅｎｔｒｙに従って４となり、また同様
に、スコープネクストロジック３１から出力されるアド
レス５ｃｏｐｅ　　ｎｅｘｔも４となる。

またキュー初期化状態ロジック３６の出力ｑｕｅｕｅ　
　１ｎｉｔ　　５ｔａｔｅもこの分岐発生により初期状
態（第１の状態）を示すために１となる。また、キュー
アベールロジック３４の出力へはこの分岐発生によりキ
ューステイトロジック５０からＮＯＲＭＡＬ状態を示す
信号が与えられ、信号ｑｕｅｕｅ　　ａｖａｉｌは１の
ままである。

（２）　サイクル１： このサイクルにおいては、アドレスｑｕｅｕｅｔｏｐお
よび５ｃｏｐｅはともに４に設定され、またキュー９の
アドレス４ないし７の有効性フラグにＯが書込まれる。

この分岐が発生した場合には、分岐先命令のアドレスが
このサイクルで命令フェッチステージから命令メモリへ
与えられ、分岐先命令はその次のサイクルに命令メモリ
から供給される。したがって、この分岐先命令はこのサ
イクルではキュー９には書込まれない。

このサイクル１においては、アドレス４から始まる命令
は命令デコーダ２６へ与えられるか、この命令内容は機
能ユニットへ発行／実行してはならないものである。こ
のため、命令デコーダ２６は、関連の有効性フラグ１ｎ
ｓｔ　　ａｖａｉｌがオフ状態となるためその発行を行
なわない。

さらに、キュー初期化ロジック３６からの出力信号ｑｕ
ｅｕｅ　　１ｎｉｔ　　５ｔａｔｅはオン（１）である
ため、キュートップロジック３０およびスコープネクス
トロジック３１から出力されるアドレスｑｕｅｕｅ　　
ｔｏｐ　　ｉｎおよびｓｃ○ｐｅ　　ｎｅｘｔは４を保
持する。またこのサイクルにおいては分岐は生じないた
め、命令デコーダ２６からの信号ｂｒ　　ｔａｋｅｎは
オフとなる。

これにより、命令アベールロジック３５からの有効性フ
ラグ１ｎｓｔ　　ａｖａｆｌ　　ｉｎはオンとなる。

（３）　サイクル２： このサイクルにおいては、分岐先命令が供給され、キュ
ー９に格納されるとともに、関連の有効性フラグ１ｎｓ
ｔ　　ａｖａｉｌ　　ｉｎもオンとなる。このときアド
レス４から始まる命令すなわち分岐先命令が命令デコー
ダ２６へ与えられデコードされる。このサイクルにおい
ては、信号ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅはオ
フとされているため、その処理内容に応じてアドレスｑ
ｕｅｕｅｔｏｐおよび５ｃｏｐｅはそれぞれ変更される
。

ここで、サイクル２においては、信号ｉＣｒｅａｄｙが
オンのため、サイクル２において分岐先命令が供給され
ていることを示している。

第１８図は第５図に示す動作状態における各ロジックの
動作を示す信号波形図である。以下、第１８図を参照し
て、発生された命令フェッチ要求に対し命令メモリから
命令が供給されない場合の動作について説明する。なお
、第１８図において第５図に示すステップも合わせて各
サイクルに対応づけて示されている。

（１）　サイクル０ このサイクルにおいてアドレスｑｕｅｕｅ　　ｔｏｐが
０、アドレス５ｃｏｐｅが６である。このサイクル０に
おいて発生された命令フェッチ要求（ＩＣｆｅｔｃｈが
オン）に対し、命令メモリから命令が供給されない場合
を想定する。このとき、命令メモリからの信号ＩＣｒｅ
ａｄｙはオフとなり、また命令メモリへのアクセスを禁
止するため、信号ＩＣｂｕｓｙはオンとなる。このオフ
状態の信号ＩＣｒｅａｄｙに応答して有効性フラグ１ｎ
ｓｔ　　ａｖａｉｌ　　ｉｎがオンからオフ状態へ変わ
る。

（２）　サイクル１： このサイクルにおいては、サイクルＯにおいて、ＩＣｆ
ｅｔｃｈが１でありかつＩｃ　　ｒｅａｄｙが０のため
、信号ＩＣｍ１ｓｓが１となり、キュー９が命令待ち状
態にあることを示す。またキュー初期化ロジック３６か
らの出力ｑｕｅｕｅｉｎｉｔ　　５ｔａｔｅは、サイク
ル０において、命令要求が発生されても命令供給がされ
なかったことに応答して“１”となりキュー９が初期状
態（第１の状態であり命令待ち状態）に設定され、アド
レスｑｕｅｕｅ　　ｔｏｐの変更が禁止される。

このサイクルにおいては、アドレス４から始まるキュー
９の領域にはオフ（０）の有効性フラグ１ｎｓｔ　　ａ
ｖａｉｌ　　ｉｎが書込まれ、該領域に格納された命令
の発行／実行が禁止される。

一方、アドレス５ｃｏｐｅが示すアドレスキューからの
命令は命令デコーダ２６へ与えられ、２つの命令が発行
され、次のサイクルにおけるアドレス５ｃｏｐｅ　　ｎ
ｅｘｔは１１に変更される。

（３）　サイクル２： この状態においても待ち状態であり、ＩＣｆｅｔｃｈは
オフ、信号ＩＣｍ１ｓｓはオン、および信号ｑｕｅｕｅ
　　１ｎｉｔ　　５ｔａｔｅはオン状態である。この状
態においては、アドレス４から始まる４エントリ領域に
命令無効を示すフラグ１ｎｓｔ　　ａｖａｉｌ　　ｉｎ
が書込まれる。

一方、アドレス５ｃｏｐｅから始まる命令は読出され、
命令デコーダ２６へ与えられ、２つの命令が発行され、
次のサイクルにおける書込先頭アドレス５ｃｏｐｅ　　
ｎｅｘｔは１に変更される。

このサイクル２において、命令メモリから命令が供給さ
れたとする。このとき、信号ＩＣｒｅａｄｙがオン状態
となり、信号ＩＣｂｕｓｙはオフ状態となる。これに応
答して、有効性フラグ１ｎｓｔ　　ａｖａｉｌ　　ｉｎ
はオン状態へ移行する。この状態により、キュー９は命
令待ち状態が解除される。

（４）　サイクル３：このサイクルにおいては、命令メ
モリから到達した命令がアドレスｑｕｅｕｅ　　ｔｏｐ
が示す４から始まる領域に登録され、またその対応の有
効性フラグ１ｎｓｔ　　ａｖａｉｌ　　ｉｎも１に設定
される。このとき、アドレス５ｃｏｐｅが示すアドレス
位置からの命令に対する命令デコーダ２６による機能ユ
ニットへの発行が行なわれる。このサイクル３において
はキュー９は初期状態から解除されたため、初期化状態
信号ｑｕｅｕｅ　　１ｎｉｔ　　５ｔａｔｅはオフとさ
れ、アドレスｑｕｅｕｓ　　ｔｏｐの変更が再開される
。また、信号ＩＣｆｅｔｃｈもオン状態とされ、命令フ
ェッチ要求も再開される。

上述のように、複数の命令をそのアドレスおよび有効性
フラグとともに同時に書込かつ読出を行なうことのでき
るキューを設け、このキューの書込／読出ポインタを、
分岐発生、命令供給状態およびリセット状態の第１の状
態のいずれにあるかおよびキューに空き領域があるか否
かに従ってポインタの制御および命令の機能ユニットへ
の発行可否を制御するように構成したため、命令デコー
ダへ効率的に命令を供給することができ、高速で命令を
実行することのできるスーパースカラーを得ることがで
きる。次に、この複数の命令を同時に書込／読出するこ
とのできるキュー９の構成および動作について説明する
。

第１９図は命令メモリ１からフェッチされる命令とキュ
ー９へ書込まれる命令との対応関係を概念的に示す図で
ある。まず、第１９図を参照して、キュー９へのアドレ
スＩＦ　　ＰＣＬ、命令ＩＣｄａｔａおよび有効性フラ
グ１ｎｓｔ　　ａｖａｉｌ　　ｉｎの書込動作について
説明する。

命令フェッチステージ２からは命令フェッチ要求ＩＣｆ
ｅｔｃｈに応答して、命令メモリ１のアドレスＩＦ　　
ＰＣが発生されて命令メモリ１へ与えられる。命令メモ
リ１からはこのアドレスＩＦ　　ＰＣに従って４つの命
令ＩＣ１、ＩＣ２、ＩＣ３およびＩＣ４が同時に読出さ
れる。この４つの命令ＩＣ１〜ＩＣ４は並列に命令ＩＣ
ｄａｔａとしてキュー９の命令領域へ与えられる。

一方、命令フェッチステージ２からはこのアドレスＩＦ
　　ＰＣＬがキュー９へ供給される。このアドレスＩＦ
　　ＰＣＬは４つの命令ＩＣ１〜ＩＣ４の各アドレスを
示しており、これらのアドレスが並列にキュー９のアド
レス領域へ与えられる。この命令は任意の長さであって
もよいが、キュー９のエントリの効率的利用からは命令
メモリ１からの命令の長さはすべて同一の長さに設定さ
れる。

命令メモリ１から発生される信号ＩＣｂｕｓｙは第１図
に示す命令フェッチロジック３２へ与えられる。命令メ
モリ１から発生される信号ＩＣｒｅａｄｙは命令アベー
ルロジック３５へ与えられる。この命令アベールロジッ
ク３５へ与えられる他のロジックからの信号は図示して
いない。

キュー９は、これらのアドレスＩＦ　　ＰＣＬ。

命令ＩＣｄａｔａおよび有効性フラグ１ｎｓｔａｖａｉ
ｌ　　ｉｎを受け、書込イネーブル信号ｗｅｎ（これは
第１図のキューアベールロジック３４から発生される）
に応答して、アドレスｑｕｅｕｓ　　ｔｏｐが示すアド
レスから始まる４つのエントリ領域へ同時にこれらを書
込む。

このときまた、アドレス５ｃｏｐｅから始まる４つのエ
ントリの内容が読出される。このアドレスＩＦ　　ＰＣ
Ｌは、クロック信号りに応答して確定状態になるもので
はあるが、タロツク信号Ｔに応答して発生されるもので
あってもよい。

キュー９に書込まれた命令およびアドレスが同時にまた
読出される場合もあり、このキュー９から読出された命
令およびアドレスは、クロック信号りに応答して保持動
作を実行するラッチ回路１４および１５で保持されるた
め、このキュー９の書込データはラッチ回路１４および
１５の保持動作前に確定していれば良い。したがって、
このアドレスＩＦ　　ＰＣＬが同時にまた読ａされると
きにはこのラッチ回路のラッチタイミングを少し遅らせ
ておけば、アドレスＩＦ　　ＰＣＬがクロック信号りに
応答して確定状態とされるものであっても何ら誤動作は
生じない。

第２０図はキュー９の命令領域へ与えられる命令ＩＣｄ
ａｔａの配置を示す図である。第２０図を参照して、同
時に読出される４つの命令ＩＣ−１〜ＩＣ４の各々は、
各ビットごとに集められる。すなわち、命令ＩＣｄａｔ
ａの第３ビツト領域には４つの命令ＩＣ１〜ＩＣ４の第
０ピツ）ＩＣＩＯ〜ＩＣ４０が順次格納され、以下この
順番で第３２ビツトまで同様に配置される。

ここで、命令ＩＣ−１〜Ｉ　Ｃ−４はすべて３２ビツト
構成の場合が一例として示されている。

第２１図はキュー９のアドレス領域へ伝達される命令ア
ドレスＩＦ　　ＰＣＬの配置を示す図であり、命令ＩＣ
ｄａｔａと同様各命令ごとにビットが順番に配置される
。

第２２図は有効性フラグの配置を示す図である。

この有効性フラグ１ｎｓｔ　　ａｖａｉｌ　　ｉｎは４
エントリに対応して４ｔ′ツト構成とされ、すべて同一
の値をとる。

第２３図はキューの全体の構成を概略的に示す図である
。第２３図においてキュー９は、アドレスｑｕｅｕｓ　
　ｔｏｐをデコードし、４エントリを選択するための信
号を発生する書込デコーダＷＲＤと、アドレス５ｃｏｐ
ｅをデコードし、命令を読出すべき４エントリを選択す
る信号を発生する読出デコーダＲＤＤと、各々が１エン
トリ領域を構成し、アドレス、命令および有効性フラグ
を格納する並列に設けられたエントリ記憶装置９２−０
〜９２−１１を含む。

書込デコーダＷＲＤおよび読出デコーダＲＤＤは、それ
ぞれ与えられたアドレスｑｕｅｕｅ　　ｔＯｐおよび５
ｃｏｐｅに応答してその変化に従ってデコード動作を実
行する。すなわちこれらの書込デコーダＷＲＤおよびＲ
ＤＤは非同期デコード動作をスタティックに行なってお
り、特にこれらの書込デコードおよびＷＲＤおよび読出
デコーダＲＤＤの動作タイミングを規定する制御信号は
用いられてはいない。

書込デコーダＷＲＤには１２本の書込ワード線ＷＤ　Ｏ
〜ＷＤ　１１が接続され、アドレスｑｕｅｕｅ　　ｔｏ
ｐに従ってこれらの１２本の書込ワード線ＷＤＯ〜ＷＤ
１１のうちの１本を選択状態とされる。読出デコーダＲ
ＤＤも１２本の読出ワード線ＲＤＯ−ＲＤＩＩを有して
おり、アドレス５Ｃｏｐｅに応答してこれらの１２本の
読出ワード線ＲＤＯ〜ＲＤＩＩのうちの１本を選択状態
とする。

後に詳細に説明するが、１つの書込ワード線ＷＤｉ　　
（ｉ＝０〜１１）および１本の読出ワード線ＲＤｉには
それぞれ連続して隣接する４つのエントリ記憶装置が接
続される。したがって、１本の書込ワード線または読出
ワード線が選択状態とされることにより、同時に４つの
エントリ記憶装置が選択状態とされる。

エントリ記憶装置９２−０〜９２−１１の各々は、デー
タ書込ポートを選択するための書込アクセスゲー）ｗＯ
ｌＷｌ、Ｗ２、およびｗ３と、データ読出経路を選択す
るための読ａアクセスゲー）ｒＯｌｒｌ、ｒ２およびｒ
３を含む。この書込アクセスゲートｗｊ　　（ｊ＝ｏ〜
３）および読出アクセスゲートｒＯ〜ｒ３のいずれか１
つを選択することによりデータの書込／読出ポートが選
択される。４つの隣接するエントリ記憶装置の書込アク
セスゲートの異なる書込アクセスゲートが１本の書込ワ
ード線ＷＤｉに接続される。同様に、４つの隣接するエ
ントリ記憶装置の異なる読出アクセスゲートが１本の読
出ワード線ＲＤｉに接続される。

たとえば、読出ワード線ＷＤＯには記憶装置９２−０の
書込アクセスゲートＷＯ１記憶装置９２−１の書込アク
セスゲートＷ１、記憶装置９２−２の書込アクセスゲー
）ｗ２、および記憶装置９２−３の書込アクセスゲート
Ｗ３が接続される。

また、読出ワード線ＲＤＯには、記憶装置９２−０の読
ａアクセスゲートｒＯ１記憶装置９２−１の読出アクセ
スゲートｒ１、記憶装置９２−２の読出アクセスゲート
ｒ２および記憶装置９２−３の読出アクセスゲー）ｒ３
が接続される。

エントリ記憶装置９２−０〜９２−１１の各々は、書込
データ入力ポートｉｗｉ、書込データ出力ポートｉｗｏ
、読出データ入力ポートｉｒｆ。

読出データ出カポ−）ｉｒｏ、書込アドレス入カポ−）
ｐｗｉ、書込アドレス出力ポートｐｗｏ、読出アドレス
出カポ−）ｐｒｏ、読出アドレス入カポ−）ｐｒｉ、書
込有効性フラグ入力ポートａｗ　ｉ　、書込有効性フラ
グ出カポ−）ａｗｏ、読出有効性フラグ入力ポートａｒ
ｏ、および読出有効性フラグ入力ポートａｒｔを含む。

記憶装置９２−０〜９２−１１の書込命令入出力ポート
ｉ　ｗ　ｉおよびｉ　ｗ　ｏはすべて共通の命令書込ビ
ット線ＩＷＢに接続され、読出命令入出力ポートｉｒｏ
およびｉｒｉは共通に命令読出ビット線ＩＲＢへ接続さ
れる。

記憶装置９２−０〜９２−１１の書込アドレス入出力ポ
ートｐｗｉおよびｐ　ｗ　ｏはアドレス書込ビット線Ｐ
ＷＨに接続され、記憶装置９２−０〜９２−１１の読出
アドレス入出力ポートｐｒｏおよびｐｒｉはアドレス読
出ビット線ＦＲＢに接続される。

記憶装置９２−Ｏ〜９２−１１の書込有効性フラグ入出
カポ−）ａｗｉおよびａｗｏは有効性フラグ書込ビット
線ＡＷＢに接続され、読出有効性フラグ入出力ポートａ
ｒｔおよびａｒｏは有効性フラグ読出ビット線ＡＲＢに
接続される。

命令書込ビット線ＩＷＢ、命令読出ビット線ＩＲＢ、ア
ドレス書込ビット線ＰＷＢ、およびアドレス読出ビット
線ＰＲＢは４命令分のデータを伝達することのできるビ
ット幅を有しており、本実施例においては、４・３２＝
１２８のビット幅を有している。有効性フラグ書込ビッ
ト線ＡＷＢおよび有効性フラグ読ａビット線ＡＲＢは４
ビツトの幅を有している。これらの読出ビット線および
書込ビット線上に４命令分の内容が同時に伝達される。

記憶装置９２−０〜９２−１１の各々の入力および出力
ポートはともに４つのポートを有しており、この４つの
ポートのうちの１つが書込アクセスゲートｗＯ−ｗ３お
よび読出アクセスゲートｒＯ〜ｒ３より選択される。し
たがって、同時に選択状態とされる４つの記憶装置は互
いに異なる入力ポートおよび出力ポートが選択状態とさ
れる。

情報の入出力を行なうために、第１図に示すキューアベ
ールロジック３４から発生される書込イネーブル信号ｗ
ｅｎに応答して所定のタイミングで書込パルスＷＰを発
生する書込パルス発生器ＷＰＧと、書込パルス発生器Ｗ
ＰＧからの書込パルスＷＢに応答してオン状態となる、
トライステートバッフ７ＢＦＩ、ＢＦ２およびＢＦ３が
設けられる。このトライステートバッファＢＦＩ〜ＢＦ
３は書込パルスＷＰが発生されない場合その出力状態を
ハイインピーダンス状態とする。

トライステートバッファＢＦＩは、命令メモリからの命
令ＩＣｄａｔａを受け、命令書込ビット線ＩＷＢ上へ伝
達する。トライステートバッファＢＦ２は、アドレスＩ
Ｆ　　ＰＣＬをアドレス書込ビット線ＰＷＢ上へ伝達す
る。トライステートバッファＢＦ３は有効性フラグ１ｎ
ｓｔ　　ａｖａｉｌ　　ｉｎを有効性フラグ書込ビット
線ＡＷＢ上へ伝達する。命令読出ビット線ＩＲＢからは
命令１ｎｓｔが出力され、ラッチ回路１４へ伝達される
。読出ビット線ＰＲＢからはアドレスＰＣが読出され、
Ｌラッチ回路１５へ伝達される。読ａビット線ＡＲＢ上
の有効性フラグ１ｎｓｔ　　ａｖａｉｌはＬラッチ回路
１６へ接続される。

次にこの第２３図に示すキューの動作について簡単に説
明する。

まずデータ書込動作について説明する。アドレスｑｕｅ
ｕｅ　　ｔｏｐに従って、書込デコーダＷＲＤにより１
本の書込ワード線ＷＤｉが選択状態とされる。これによ
り、連続して隣接する４つのエントリ記憶装置が選択さ
れるとともにそれぞれの異なる入力ポートが選択状態と
される。これにより、４つのエントリ記憶装置へ同時に
書込を行なうことが可能となる。次いで、キュー９に空
領域が存在するとキューアベールロジック３４からの書
込イネーブル信号ｗｅｎがオン状態になり、書込パルス
発生器ＷＰＧから所定のタイミングで書込パルスＷＰが
発生され、トライステートバッファＢＦＩないしＢＦ３
が導通状態とされ書込データが選択されたエントリ記憶
装置の対応のポートへ伝達され、４エントリに命令、ア
ドレスおよび有効性フラグが同時に書込まれる。

読出動作も同様であり、アドレス５ｃｏｐｅが与えられ
ると読出デコーダＲＤＤは１本の読出ワード線ＲＤｉを
選択し、４つのエントリ記憶装置の異なる読出アクセス
ゲートを選択する。これにより４つのエントリ記憶装置
から同時に４つのエントリ内容を読出すことができる。

この読出されたデータは読出ビット線ＩＲＢ、ＰＲＢお
よびＡＲＢを介して対応のラッチ回路１４．１５および
１６へ伝達される。

第２４図は１個のエントリ記憶装置の構成を示す図であ
る。第２４図において１個のエントリ記憶装置９２を総
称的に示す。命令記憶装置９３１、アドレス記憶装置９
３−２および有効性フラグ記憶装置９４を含む。命令記
憶装置９３−１およびアドレス記憶装置９３−２は同一
の構成を有し、書込ポート選択ゲートＷｂと、読出ポー
ト選択ゲートｒｂと、書込アクセスゲートｗＯ〜ｗ３お
よび読出アクセスゲートｒＯ〜ｒ３を含む。ゲートｗｂ
、ｒｂの＜３　：　Ｏ＞は入出力ポートが、ともに０な
いし３の４つあることを示しており、また＜３１：Ｏ＞
は３２ビツトのデータが、１つの選択されたポートから
出力されることを示している。したがって、命令書込ビ
ット線ＩＷＢおよび読出ビット線ＩＲＢ、アドレス書込
ビット線ＰＷＢおよびアドレス読出ビット線ＰＲＢの１
２８ビツトの信号線のうち３２ビツトの信号線が１つの
記憶装置により使用される。どの３２ビツトの信号線が
使用されるかはアクセスゲートｗｂＯ〜ｗｂ３およびｒ
Ｏ〜ｒ３の選択により決定される。

有効性フラグ記憶装置９４は書込ポート選択ゲートｗｂ
および読出ポート選択ゲー）ｒｂと、書込アクセスゲー
トＷＯ〜Ｗ３および読出アクセスゲートｒＯ〜ｒ３を含
む。この書込ポート選択ゲートｗｂは、ポートを０ない
し３の４つ有しており、１つの選択ポートから１ビツト
の有効性フラグが入出力される。すなわち、アクセスゲ
ートＷＯ〜ｗ３およびｒＯ〜ｒ３を選択することにより
、フラグ書込ビット線およびフラグ読出ビット線ＡＷＢ
およびＡＲＢの４ビツトのうち１ビツトが、１つの有効
性フラグ記憶装置９４により使用される。

第２５図は命令記憶装置９３−１およびアドレス記憶装
置９３−２の構成をより詳細に示す図である。この記憶
装置９３−１および９３−２は同一の構成を有しており
、記憶装置９３を総称的に示す。第２５図を参照して、
命令記憶装置９３−１およびアドレス記憶装置９３−２
はともに、３２ビツトのビット記憶装置９５−０〜９５
−３１を含む。このビット記憶装置９５−〇〜９５−３
１の各々は、命令またはアドレスの第０ビツトないし第
３１ビツトをそれぞれ記憶する。ビット記憶装置９５−
０〜９５−３１の各々は、書込ボート選択ゲートｗｂｏ
、ｗｂｌ、ｗ　ｂ　２およびｗｂ３と、読出ボート選択
ゲートｒｂＱ、ｒｂｌ、ｒｂ２およびｒｂ３と、書込ア
クセスゲートＷＯ〜ｗ３および読出アクセスゲートｒ　
Ｏ−ｒ　３を含む。

このゲートＷｂＯ〜Ｗｂ３およびｒｂＯ〜ｒｂ３の選択
がアクセスゲートＷＯ〜Ｗ３およびｒＯないしｒ３の選
択により決定される。このビット記憶装置９５−〇〜９
５−３１の書込アクセスゲートｗ　Ｏ−ｗ　３にはそれ
ぞれ同一のアクセスゲート選択信号ＷＯ〜ｗ３　（信号
線とその上に伝達される信号とを同一の符号で示す）が
伝達され、また読出アクセスゲートｒ　Ｏ−ｒ　３には
同一の読出ゲート選択信号ｒＯ〜ｒ３が伝達される。こ
れにより、命令またはアドレスの３２ビツトが同時に選
択される。

有効性フラグ記憶装置９４はこのビット記憶装置９５−
Ｏ〜９５−３１と同一の構成を有している。

第２６図はビット記憶装置および有効性フラグ記憶装置
の具体的構成の一例を示す図である。第２６図において
、ビット記憶装置（および有効性フラグ記憶装置）は、
書込ボート選択トランジスタＧＴＩ〜ＧＴ４と、読出ボ
ート選択トランジスタＲＴＩ〜ＲＴ４と、１ビツトのデ
ータを記憶する記憶素子ＭＥを含む。記憶素子ＭＥは、
反並行または交差結合された２つのインバータＩＶＩお
よびＩＶ２を含む。すなわち記憶素子ＭＥはインバータ
ラッチにより構成される。

ゲートトランジスタＧＴ１はボート選択信号ＷＯをその
ゲートに受け、メモリＭＥをボートｗｂＯに接続する。

ゲートトランジスタＧＴ２は、ボート選択信号Ｗ１に応
答して記憶素子ＭＥをボー）ｗｂｌに接続する。ゲート
トランジスタＧＴ３は、ボート選択信号Ｗ２に応答し記
憶素子ＭＥをボートｗ　ｂ　２に接続する。ゲートトラ
ンジスタＧＴ４はボート選択信号ｗ３に応答して記憶素
子ＭＥをボートｗｂ３に接続する。

読出経路も同様であり、トランジスタＲＴＩ〜ＲＴ４は
それぞれ読出ボート選択信号ｒＯ−ｒ３に応答して記憶
素子ＭＥをボートｒｂｏ〜ｒｂ３へそれぞれ接続する。

このビット記憶装置および有効性フラグ記憶装置の異な
るエントリ間の接続形態を第２７図に示す。第２７図に
示すように、このボートｗｂｏ〜ｗｂ３およびｒｂＯ−
ｒｂ３はそれぞれ同一ビットの記憶装置に対して共通に
設けられており、また有効性フラグ記憶装置においては
すべての記憶装置に対して共通に設けられる。

ビット記憶装置（有効性フラグ記憶装置）の動作につい
て説明する。書込ワード選択信号ＷＲＤにより１本の書
込ワード線が選択された場合、この第２６図の構成にお
いて１個のゲートトランジスタＧＴｉがオン状態となり
、記憶素子ＭＥがポー）ｗｂＯ〜ｗｂ３のいずれかに接
続される。これにより、選択されたボートを介して記憶
素子ＭＥへのデータの書込が行なわれる。データ読出も
同様であり、読出デコーダＲＤＤにより１個の読出ワー
ド線が選択され、応じてトランジスタＲＴ１〜ＲＴ４の
いずれかがオン状態となり、記憶素子ＭＥがボー）ｒｂ
ｏ〜ｒｂ３のいずれかに接続される。これによりデータ
の読出が行なわれる。

第２７図に示すように、１本の書込ワード線ＷＤｉを選
択状態とすることにより、隣接するエントリ記憶装置に
おいては異なるボートが選択される。たとえば東２７図
において記憶素子ＭＥＩは選択信号ＷＤｉによりボート
ｗｂＯに接続され、記憶装置ＭＥ２がポー）ｗｂｌに接
続される。これにより、４つの異なる命令の各ビットを
４つの異なる記憶素子へ同時に書込むことができる。デ
ータ読出も同様である。１本の読出ワード線ＲＤｉを選
択状態とすることにより、記憶素子ＭＥＩ。

ＭＥ２．・・・が異なるボートへ接続され、同時に４つ
のエントリの内容がそれぞれ異なるボートに伝達される
ため、同時に４つの命令、アドレスおよび有効性フラグ
を読出すことができる。

次に、このキューにおけるデータ読出時の動作について
第２８図を参照して説明する。

この第２８図に示す動作波形図においては、命令読出ビ
ット線ＩＲＢ、アドレス読出ビット線ＰＲＢおよび有効
性フラグ読出ビット線ＡＲＢが読出ビット線ＲＢとして
代表的に示されている。アドレス５ｃｏｐｅが与えられ
ると、読出デコーダＲＤＤの出力は、このアドレス５ｃ
ｏｐｅの変化状態に従って変死し、ある時間が経過する
とその出力状態が確定し、１本の読出ワード線ＲＤが選
択状態となる。この第２８図に示す動作波形図において
は、すべての読出ワード線の信号波形図がすべて示され
ており、選択状態および非選択状態の読出ワード線の信
号状態が示されている。この選択ワード線（たとえばＲ
ＤＯ）上の信号電位が確定すると、エントリ記憶装置の
読出アクセスゲートが選択状態とされる。この場合、記
憶装置９２−０〜記憶装置９２−３のアクセスゲートｒ
Ｏ１ｒｌ、ｒ２およびｒ３がそれぞれ選択され、それぞ
れの異なるデータ読出ポートが選択状態とされ、対応の
ポート上にデータが読出される。この後、トランジスタ
ＲＴＩ〜ＲＴ４により読出ビット線ＲＢ上の信号状態が
確定する。この読出ビット線ＲＢ上の信号電位はＬラッ
チ回路１４〜１６へ与えられる。

第２９図はデータ書込時の動作を示す信号波形図である
。次にデータ書込動作について第２９図を参照して説明
する。

アドレスｑｕｅｕｅ　　ｔｏｐが与えられると、書込デ
コーダＷＲＤは、このｑｕｅｕｅ　　ｔｏｐに従ってデ
コード動作を開始し、ある時間が経過した後、書込ワー
ド線ＷＤ上の信号電位が確定状態となる。これにより、
データ書込を受けるべき４つのエントリが選択され、か
つこの４つのエントリ記憶装置のそれぞれの異なるポー
トがアクセスゲートを介して選択状態とされる。この書
込ワード線ＷＤの信号電位が確定した後、キュー９に空
領域があれば書込パルス発生器ＷＰＧより所定のタイミ
ングで書込パルスＷＰが発生され、トライステートバッ
フ７ＢＦＩ〜ＢＦ３が導通状態となり、命令ＩＣｄａｔ
ａ、アドレスＩＦ　　ＰＣＬおよび有効性フラグ１ｎｓ
ｔ　　ａｖａｉｌｉｎを書込ビット線ＷＢ上へ伝達する
。この書込ビット線上のデータはそれぞれ選択されたエ
ントリ（４つ）へそれぞれ同時に書込まれる。

書込んだデータを同時に読出すためには、書込パルスＷ
Ｐが発生され、書込ビット線ＷＢ上のデータが確定状態
となった後に読出されることになるが、この場合、書込
ビット線上に書込まれたデータが再びこのエントリ記憶
装置を介してＬラッチ回路１４〜１６へ伝達されたあと
にこれらのしラッチ回路がラッチ動作を実行する構成と
される。

また第２６図および第２７図に示す記憶素子はインバー
タラッチを用いており、このままでは、書込データと読
出データが反転状態となることが考えられる。これは、
トライステートバッファＢＦ１〜ＢＦ３をインバータ構
成とすれば容易に対処することができ、またこのインバ
ータは任意の箇所に設置することができる。

上述の構成により、アドレスｑｕｅｕｅ　　ｔ。

ｐから始まる４つのアドレス領域に同時にそれぞれ異な
るデータ（アドレス、命令および有効性フラグ）を書込
むことができ、またアドレスｓｃ。

ｐｅから始まる４つのアドレス領域に格納されたエント
リの内容を同時に読出すことができる。

なお、上述の記憶装置においては、記憶素子としてイン
バータラッチ構成の記憶素子が用いられているが、この
記憶素子の構成はどのようなものであってもよく、デー
タを保持するものであればどのようなものであってもよ
い。

また、記憶装置の構成は上述のエントリ記憶装置の構成
に限定されず、データ書込ポートおよび読出ポートが４
つ設けられており、それぞれ隣接する４つのエントリ記
憶装置の異なる書込／読出ポートが選択状態とされる構
成であればどのような構成であってもよい。

さらに、上記実施例においては、命令およびアドレスは
ともに３２ビツトの場合および同時に読出される命令が
４つの場合について説明したが、これらのアドレスおよ
び命令長および同時にキューにおいて書込／読出される
命令の数は任意の数であってもよい。

［発明の効果］ 以上のように、この発明によれば、デコードステージに
おいて、命令デコーダ前段に、命令メモリからの命令と
、該命令の有効／無効を示すフラグと、該命令のアドレ
スとを１エントリとして複数の命令を同時に格納するキ
ューを設け、命令メモリから同時に読出される複数の命
令、およびアドレスならびに該命令の有効／無効を示す
フラグを同時にキューに格納し、命令の実行状態、フェ
ッチ状態等に従ってこのキューへの書込／読出を制御す
るように構成したため、命令デコーダへ効率的に命令供
給を行なうことができ、処理速度の速い並列処理装置を
得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である並列処理装置の命令
供給ステージの構成を示す図である。第２図は第１図に
示すキューの概念的構成を示す図である。第３図はこの
発明による並列処理装置におけるキューのアドレスの基
本的な動きを示す図である。第４図はこの発明の並列処
理装置におけるキューの書込および読出アドレスおよび
有効性フラグの動きを示す図である。第５図はこの発明
による並列処理装置において命令フェッチ要求が出され
た場合に命令供給が行なわれなかった場合のキューにお
ける書込および読出アドレスと有効性フラグの動きを示
す図である。第６図は第１図に示すキュートップロジッ
クの実現する論理を一覧にして示す図である。第７図は
第１図に示すスコープネクストロジックの実現する論理
を一覧にして示す図である。第８図は第１図に示す命令
フェッチロジックの実現する論理を一覧にして示す図で
ある。第９図は第１図に示す命令ミスロジックが実現す
る論理を一覧にして示す図である。第１０Ａ図は第１図
に示すキューアベールロジックの実現する論理を一覧に
して示す図である。第１０Ｂ図は第１０Ａ図に含まれる
キュー・フルの実現する論理動作を一覧にして示す図で
ある。第１ＯＣ図および第１０Ｄ図は第１０Ｂ図に示す
キュー・フルの論理動作を説明するための図である。 第１１Ａ図および第１１Ｂ図はキューの第２の状態を説
明するための図である。第１２Ａ図および第１２Ｂ図は
キューの第３の状態を説明するための図である。第１３
図は第１図に示すキューステイトロジックの実現する論
理を一覧にして示す図である。策１４図はキューの第１
図に示す命令アベールロジックが実現する論理を一覧に
して示す図である。第１５図は第１図に示すキュー初期
化状態ロジックが実現する論理を一覧にして示す図であ
る。第１６図は第１図に示すキューが基本的動きを行な
う際の各ロジックの動作を示す信号波形図である。第１
７図は分岐発生時における第１図に示す各ロジックの動
作を示す信号波形図である。第１８図は命令フェッチ要
求に対し命令供給が行なわれなかった場合の第１図に示
す各ロジックの動作を示す信号波形図である。第１９図
は命令メモリからキューへ与えられる命令およびアドレ
スならびに有効性フラグの対応関係を概念的に示す図で
ある。第２０図はキューへ与えられる命令の配置形態の
一例を示す図である。第２１図はキューへ与えられる有
効アドレスの配置形態の一例を示す図である。第２２図
はキューへ与えられる有効性フラグの配置形態の一例を
示す図である。 第２３図はキューの全体の構成を示す図である。 篤２４図は第２３図に示すエントリ記憶装置の構成を示
す図である。第２５図は第２４図に示す命令記憶装置お
よびアドレス記憶装置の構成を示す図である。第２６図
は第２５図に示す命令およびアドレス記憶装置および有
効性フラグ記憶装置の構成の一例を示す図である。第２
７図は第２６図に示すビット記憶装置の接続形態を例示
する図である。第２８図はキューのデータ読出時の動作
を示す信号波形図である。第２９図はキューのデータ書
込時における動作を示す信号波形図である。 第３０図は並列処理装置の概念的構成を示す図である。 第３１図は、並列処理装置の一般的構成を示す図である
。第３２図は従来の並列処理装置における命令供給方法
を示す図である。第３３図は、この発明が意図する命令
供給方式を示す図である。 第３４図は、第３３図に示す命令供給方式を実現するた
めに考えられることのできる命令供給方式を示す図であ
る。第３５図は第３４図の命令供給方式を実現するため
の構成の一例を示す図である。 第３６図は並列処理装置において用いられる２相クロツ
クを示す図である。 図において、１は命令メモリ、２は命令フェッチステー
ジ、３は命令デコードステージ、９はキュー、３０はキ
ュートップロジック、３１はスコープネクストロジック
、３２は命令フェッチロジック、３３は命、令ミスロジ
ック、３４はキューアベールロジック、３５は命令アベ
ールロジック、３６はキュー初期化状態ロジック、５０
はキューステイトロジック、９２−０〜９２−１１はエ
ントリ記憶装置、９３−１は命令記憶装置、９３−２は
アドレス記憶装置、９４は有効性フラグ記憶装置、９５
−０〜９５−３１はビット記憶装置、ＭＥは記憶素子、
ＷＲＤは書込デコーダ、ＲＤＤは読出デコーダ、ＷＰＧ
は書込パルス発生器、ＢＦ１〜ＢＦ３はトライステート
バッファである。 なお、 図中、 同一符号は同一または相当部分を 示す。 島２Ｖ ＰＣ ｓｔ ＋ｎ５ｔ−ｏｖａ キューのアドレス ○ 未定 島７図 ５ｃｏｐｅ、　ｎｅｘｔ　＋７１　ｐ理）ｒｅｓｅｔ ｓｃｏｐｅ−ｎｅｘ　ｔ ＋２）　ｂｒ−ｔｏｋｅｎ ｓｃｏｐｅ−ｎｅｘｔ＝ｂｒｏｎｃｈ−ｉｎｓＬｅｎｔ
ｒｙｓｃｏｐｅ−ｎｅｘｔ　：５ｃｏｐｅ−ｎｅｘｔ島
８図 Ｃ ｆｅｔｃｈ　Ｓ　論理 （２）　　ｅｌｓｅ Ｃ−ｆｅｔｃｈ　＝　０ 浩９０ Ｃ ｍ１ｓｓｒ論理 ×　イ壬旨 ｖ、ＩＯＡ口 ｑｕｅｕｅ−ｏｖａ の鉋理 為１０Ｂ目 ｑｕｅｕｅｊｕ 賞 Ａ図 ＮＯＲＭＡじだ粍 ｑｕｅｕｅ−ｔｏｐ も１ ８図 ＮＯＲＭＡＬＪ大′ｈど５ｃｏｐｅ−ｎｅｘｔ　　ｑｕ
ｅｕｅ−ｔｏｐ−ｉｎｑｕｅｕｅ−ｔｏｐ ち ２八図 ＲＥＶＥＲＳＥ　択町 ｑｕｅｕｅ−ｔｏｐ ｃｏｐｅ ＲＥＶＥＲ９Ｅ仄１）？”５ＣＯｐ−ｎｅＸｔ：ｑＬＩ
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Claims (1)

1. 【特許請求の範囲】 各々が所定の機能を実行する複数の機能ユニットと、命
   令を格納する命令メモリ装置と、命令フェッチ指示に応
   答して前記命令メモリ装置から複数の命令を同時にフェ
   ッチする命令フェッチ装置と、該フェッチされた複数の
   命令から同時に実行可能な命令を見出し、該同時実行可
   能な命令を関連の機能ユニットへ発行する命令デコード
   装置とを含む並列処理装置における命令供給装置であっ
   て、前記命令デコード装置は、前記関連の機能ユニット
   へ発行した命令数を示す情報と、与えられた命令に分岐
   命令が含まれておりこの分岐命令により分岐が発生した
   ことを示す分岐発生指示情報とを発生する手段を含み、 前記命令メモリ装置からの命令の供給待ち状態であるか
   否かを示す命令供給有無指示信号と、リセット信号と、
   前記分岐発生指示情報とに応答して、命令の有効・無効
   を示す有効性フラグを形成する手段、 前記同時にフェッチされた複数の命令と、該同時にフェ
   ッチされた複数の命令の前記命令メモリ装置におけるア
   ドレスと、前記有効性フラグとを同時に格納する記憶手
   段、前記記憶手段は、１エントリが１命令と対応のアド
   レスと対応の有効性フラグとからなる複数のエントリ格
   納領域を備えかつ、各々に異なる書込エントリが同時に
   伝達される複数の入力ポートおよび前記複数の入力ポー
   トと別に設けられ、各々に異なる読出エントリが同時に
   伝達される複数の出力ポートと、書込キューアドレスお
   よび読出キューアドレスにそれぞれ応答して複数のエン
   トリを前記複数の入力ポートおよび前記複数の出力ポー
   トへ同時にそれぞれ接続する手段とを含み、および 前記命令発行数指示情報、前記分岐発生指示情報、前記
   命令供給有無指示信号、および前記リセット指示信号に
   応答して、前記書込キューアドレスおよび前記読出キュ
   ーアドレスをそれぞれ生成して前記記憶手段へ与えるア
   ドレス生成手段を備え、 前記記憶手段から同時に読出された複数のエントリの内
   容が前記命令デコード装置へ与えられる、並列処理装置
   における命令供給装置。