JPH0361347B2 - - Google Patents
Info
- Publication number
- JPH0361347B2 JPH0361347B2 JP275683A JP275683A JPH0361347B2 JP H0361347 B2 JPH0361347 B2 JP H0361347B2 JP 275683 A JP275683 A JP 275683A JP 275683 A JP275683 A JP 275683A JP H0361347 B2 JPH0361347 B2 JP H0361347B2
- Authority
- JP
- Japan
- Prior art keywords
- zone
- conductivity type
- band
- gate electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims 4
- 238000002347 injection Methods 0.000 description 16
- 239000007924 injection Substances 0.000 description 16
- 239000007943 implant Substances 0.000 description 11
- 230000000903 blocking effect Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は特願昭57−14703（特開昭57−147281
号）によつて本出願人が出願した第一導電形の半
導体基板、この基板の少なくとも一つの表面に内
設された逆導電形のチヤネル帯域およびチヤネル
帯域に内設された第一導電形のソース帯域、同じ
表面に隣接するドレイン帯域および他の表面に結
合されたドレイン電極、一表面に設けられた絶縁
層上に存在する少なくとも一つのゲート電極、一
表面に内設され、接触体を介して電圧に接続でき
る少なくとも一つの逆導電形の注入部帯域を備え
たMIS電界効果トランジスタ（MIS−FET）に
関する。
号）によつて本出願人が出願した第一導電形の半
導体基板、この基板の少なくとも一つの表面に内
設された逆導電形のチヤネル帯域およびチヤネル
帯域に内設された第一導電形のソース帯域、同じ
表面に隣接するドレイン帯域および他の表面に結
合されたドレイン電極、一表面に設けられた絶縁
層上に存在する少なくとも一つのゲート電極、一
表面に内設され、接触体を介して電圧に接続でき
る少なくとも一つの逆導電形の注入部帯域を備え
たMIS電界効果トランジスタ（MIS−FET）に
関する。
前記出願にはそれを用いてMIS−FETの通電
低抗Ronを低減することのできる処置が述べられ
ている。このことは特に約300V以上の最大阻止
電圧用のMIS−FETにおいて必要である。何故
なら、通電抵抗は阻止電圧のほぼ2.5乗に比例し、
上記最大阻止電圧に対して同じ阻止電圧用に使用
されるバイポーラトランジスタの通電抵抗を超え
る。注入部帯域を用いることによつて、キヤリヤ
は弱くドープされたドレイン帯域に注入され、そ
のことがキヤリヤ対の濃度の増加およびそれに伴
なうドーピング帯域中のドーピングの見かけの増
加に導く。それによつて例えばRonの３分の１ま
での減少が達せられる。
低抗Ronを低減することのできる処置が述べられ
ている。このことは特に約300V以上の最大阻止
電圧用のMIS−FETにおいて必要である。何故
なら、通電抵抗は阻止電圧のほぼ2.5乗に比例し、
上記最大阻止電圧に対して同じ阻止電圧用に使用
されるバイポーラトランジスタの通電抵抗を超え
る。注入部帯域を用いることによつて、キヤリヤ
は弱くドープされたドレイン帯域に注入され、そ
のことがキヤリヤ対の濃度の増加およびそれに伴
なうドーピング帯域中のドーピングの見かけの増
加に導く。それによつて例えばRonの３分の１ま
での減少が達せられる。
キヤリヤの注入は、FETの制御電源から引き
出される電流を必要とする。この制御電源は
FETのための小さな制御入力のために通常小さ
い容量に対して設計されているから、注入電流が
大きな負荷をかける。
出される電流を必要とする。この制御電源は
FETのための小さな制御入力のために通常小さ
い容量に対して設計されているから、注入電流が
大きな負荷をかける。
本発明は既出願のMIS−FETを改善し、制御
電源の平均負荷を低減することができるようにす
ることを目的とする。
電源の平均負荷を低減することができるようにす
ることを目的とする。
この目的は、注入部帯域内に注入部帯域より小
さい面積を持つ第一導電形の帯域が設けられ、こ
の帯域と注入部帯域とが、両帯域によりツエナダ
イオードが形成されるようにドーピング濃度を調
整され、前記第一導電形の帯域の上に接触体が配
されてゲート電極と電気的に接続されていること
によつて達成される。
さい面積を持つ第一導電形の帯域が設けられ、こ
の帯域と注入部帯域とが、両帯域によりツエナダ
イオードが形成されるようにドーピング濃度を調
整され、前記第一導電形の帯域の上に接触体が配
されてゲート電極と電気的に接続されていること
によつて達成される。
これによつて注入部帯域の作用は、電流、従つ
て損失が比較的小さいようなあるゲート電圧まで
は除外される。対応する増大した損失をもつより
高いゲート電圧において注入部帯域が作動し、通
電抵抗を低下させる。
て損失が比較的小さいようなあるゲート電圧まで
は除外される。対応する増大した損失をもつより
高いゲート電圧において注入部帯域が作動し、通
電抵抗を低下させる。
本発明を図に関連した実施例を用いて詳細に説
明する。
明する。
MIS−FETはドレイン帯域１を有し、それは
基板の表面に内設された少なくとも一つのチヤネ
ル帯域２を備えている。チヤネル帯域２にはソー
ス帯域３が内設されている。ドレイン帯域１は例
えば弱いｎ形にドープされ、一方チヤネル帯域２
は強くｐ形にドープされ、ソース帯域３は強くｎ
形にドープされている。基板の同じ表面にはｐ形
にドープされた注入部帯域４が内設されている。
注入部帯域４の中にはドレイン帯域１と同じくｎ
形の別の帯域５が内設されている。それは注入部
帯域４よりより小さい面積を持つ。帯域４も帯域
５もドレイン帯域１に比較して強くドープされて
いる。基板の上記表面には絶縁層６が存在し、そ
の上にゲート電極７が位置する。ゲート電極７は
一側ではチヤネル帯域２の一部およびソース帯域
３の一部に、他側では注入部帯域４に重なる。注
入部帯域４との重なりは必ずしも必要でなく、ゲ
ート電極７の側方の縁がpn接合１２の表面に露
出する部分の上に位置すれば十分である。帯域５
には接触体８が接触しており、一方チヤネル帯域
２およびソース帯域３には電極９を介して電源電
圧が印加される。接触体８は電気的にはゲート電
圧＋UGが印加されるゲート電極７と接続されて
いる。その際接触体８に電流制限のために抵抗１
３が予め接続されている。ドレイン帯域１は基板
の他の表面上に強くｎ形にドープされた帯域１０
およびドレイン電極１４を介してドレイン電圧＋
UDと接続されている。
基板の表面に内設された少なくとも一つのチヤネ
ル帯域２を備えている。チヤネル帯域２にはソー
ス帯域３が内設されている。ドレイン帯域１は例
えば弱いｎ形にドープされ、一方チヤネル帯域２
は強くｐ形にドープされ、ソース帯域３は強くｎ
形にドープされている。基板の同じ表面にはｐ形
にドープされた注入部帯域４が内設されている。
注入部帯域４の中にはドレイン帯域１と同じくｎ
形の別の帯域５が内設されている。それは注入部
帯域４よりより小さい面積を持つ。帯域４も帯域
５もドレイン帯域１に比較して強くドープされて
いる。基板の上記表面には絶縁層６が存在し、そ
の上にゲート電極７が位置する。ゲート電極７は
一側ではチヤネル帯域２の一部およびソース帯域
３の一部に、他側では注入部帯域４に重なる。注
入部帯域４との重なりは必ずしも必要でなく、ゲ
ート電極７の側方の縁がpn接合１２の表面に露
出する部分の上に位置すれば十分である。帯域５
には接触体８が接触しており、一方チヤネル帯域
２およびソース帯域３には電極９を介して電源電
圧が印加される。接触体８は電気的にはゲート電
圧＋UGが印加されるゲート電極７と接続されて
いる。その際接触体８に電流制限のために抵抗１
３が予め接続されている。ドレイン帯域１は基板
の他の表面上に強くｎ形にドープされた帯域１０
およびドレイン電極１４を介してドレイン電圧＋
UDと接続されている。
ゲート電圧およびドレイン・ソース・電圧を記
入した極性で印加する際に、チヤネル帯域２の中
にゲート電極７の下の基板の表面に接してチヤネ
ルが形成され、それを介して負のキヤリヤがドレ
イン帯域中を流れる。正のゲート電圧の作用によ
つてゲート電極の下に負のキヤリヤから成り実際
にオーム特性を持つ蓄積層１１が作り上げられ
る。ゲート電極７が注入部帯域４に届くかあるい
はそれと重なることによつて、注入部帯域の周囲
の電位はより負になる。注入部帯域４と帯域５か
らなるツエナダイオードのツエナ電圧に達するま
で注入部帯域４はしかし不活性のままである。ゲ
ート電圧＋UGがツエナ電圧まで上ると、注入部
帯域４は正のキヤリヤを注入し始める。従つて注
入部帯域４の周囲においてキヤリヤ対の集中に達
し、ソース帯域３とドレイン電極１４の間に存在
する通流路の通電抵抗が減少する。ゲート電圧が
上昇し電流が増加すると、注入部帯域４の注入作
用も増大し、その結果大きな電流による通電抵抗
Ronは低減され、損失が小さく保持される。損失
がなお大きな役目を演じないような小さい電流に
おいては注入は起こらず制御電源には負荷がかか
らない。
入した極性で印加する際に、チヤネル帯域２の中
にゲート電極７の下の基板の表面に接してチヤネ
ルが形成され、それを介して負のキヤリヤがドレ
イン帯域中を流れる。正のゲート電圧の作用によ
つてゲート電極の下に負のキヤリヤから成り実際
にオーム特性を持つ蓄積層１１が作り上げられ
る。ゲート電極７が注入部帯域４に届くかあるい
はそれと重なることによつて、注入部帯域の周囲
の電位はより負になる。注入部帯域４と帯域５か
らなるツエナダイオードのツエナ電圧に達するま
で注入部帯域４はしかし不活性のままである。ゲ
ート電圧＋UGがツエナ電圧まで上ると、注入部
帯域４は正のキヤリヤを注入し始める。従つて注
入部帯域４の周囲においてキヤリヤ対の集中に達
し、ソース帯域３とドレイン電極１４の間に存在
する通流路の通電抵抗が減少する。ゲート電圧が
上昇し電流が増加すると、注入部帯域４の注入作
用も増大し、その結果大きな電流による通電抵抗
Ronは低減され、損失が小さく保持される。損失
がなお大きな役目を演じないような小さい電流に
おいては注入は起こらず制御電源には負荷がかか
らない。
帯域４および５の設計の例としては帯域４の
1018原子／cm3のドーピングと、例えばイオン注入
によりドーピングされる帯域の1019原子／cm3の平
均ドーピングが挙げられる。それによつて５ない
し10Vのツエナ電圧が調整できる。
1018原子／cm3のドーピングと、例えばイオン注入
によりドーピングされる帯域の1019原子／cm3の平
均ドーピングが挙げられる。それによつて５ない
し10Vのツエナ電圧が調整できる。
以上述べたように、本発明は縦形MIS−FET
のオン状態における通電抵抗を低減させるために
ドレイン領域にキヤリヤを注入する注入部帯域中
にその領域とツエナダイオードを形成する逆導電
形の領域を設け、その領域をゲート電極と接続す
ることによりゲート電圧の低くツエナ電圧に達す
るまでの間は注入部帯域からの注入が起きないよ
うにするもので、これによりMIS−FETの制御
電源の平均負荷が低減できるという効果を生ず
る。
のオン状態における通電抵抗を低減させるために
ドレイン領域にキヤリヤを注入する注入部帯域中
にその領域とツエナダイオードを形成する逆導電
形の領域を設け、その領域をゲート電極と接続す
ることによりゲート電圧の低くツエナ電圧に達す
るまでの間は注入部帯域からの注入が起きないよ
うにするもので、これによりMIS−FETの制御
電源の平均負荷が低減できるという効果を生ず
る。
図は本発明の一実施例のMIS−FETの断面図
である。 １……ドレイン帯域、２……チヤネル帯域、３
……ソース帯域、４……注入部帯域、５……注入
部帯域とツエナダイオードを形成する帯域、７…
…ゲート電極、８……接触体。
である。 １……ドレイン帯域、２……チヤネル帯域、３
……ソース帯域、４……注入部帯域、５……注入
部帯域とツエナダイオードを形成する帯域、７…
…ゲート電極、８……接触体。
Claims (1)
- 【特許請求の範囲】 １ 第一導電形の半導体基板、この基板の少なく
とも一つの表面に内設された逆導電形のチヤネル
帯域およびチヤネル帯域に内設された第一導電形
のソース帯域、同じ表面に隣接するドレイン帯域
および他の表面に結合されたドレイン電極、一表
面に設けられた絶縁層上に存在する少なくとも一
つのゲート電極および一表面に内設され接触体を
介して電圧に接続できる少なくとも一つの逆導電
形の注入部帯域を備えたものにおいて、注入部帯
域内に該帯域より小さい面積を持つ第一導電形の
帯域が設けられ、この帯域と注入部帯域とは、両
帯域によりツエナダイオードが形成されるようド
ーピング濃度が調整され、前記第一導電形の帯域
の上に接触体が配されてゲート電極と電気的に接
続されたことを特徴とするMIS電界効果トランジ
スタ。 ２ 特許請求の範囲第１項記載のトランジスタに
おいて、接触体が抵抗を介してゲート電極と接続
されたことを特徴とするMIS電界効果トランジス
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3200634.9 | 1982-01-12 | ||
| DE19823200634 DE3200634A1 (de) | 1981-02-02 | 1982-01-12 | Mis-feldeffekttransistor mit ladungstraegerinjektion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58124275A JPS58124275A (ja) | 1983-07-23 |
| JPH0361347B2 true JPH0361347B2 (ja) | 1991-09-19 |
Family
ID=6152882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP275683A Granted JPS58124275A (ja) | 1982-01-12 | 1983-01-11 | Ｍｉｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124275A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115370A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体装置 |
| JP2572210B2 (ja) * | 1984-11-20 | 1997-01-16 | 三菱電機株式会社 | 縦型パワ−ｍｏｓ電界効果型半導体装置 |
-
1983
- 1983-01-11 JP JP275683A patent/JPS58124275A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58124275A (ja) | 1983-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4630084A (en) | Vertical mis-field effect transistor with low forward resistance | |
| US4345265A (en) | MOS Power transistor with improved high-voltage capability | |
| US7504690B2 (en) | Power semiconductor devices | |
| US4837606A (en) | Vertical MOSFET with reduced bipolar effects | |
| US5883413A (en) | Lateral high-voltage DMOS transistor with drain zone charge draining | |
| US5569937A (en) | High breakdown voltage silicon carbide transistor | |
| US4729001A (en) | Short-channel field effect transistor | |
| JPH0330310B2 (ja) | ||
| JPH0467343B2 (ja) | ||
| US4611235A (en) | Thyristor with turn-off FET | |
| US5703384A (en) | MOS semiconductor component having improved transmission properties | |
| JPS62131580A (ja) | 高速スイツチング横形絶縁ゲ−トトランジスタ | |
| US5381031A (en) | Semiconductor device with reduced high voltage termination area and high breakdown voltage | |
| JPS6137796B2 (ja) | ||
| JPH10294461A (ja) | 絶縁ゲート形半導体素子 | |
| JP2750986B2 (ja) | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ | |
| US5034790A (en) | MOS transistor with semi-insulating field plate and surface-adjoining top layer | |
| KR100523118B1 (ko) | 반도체소자 | |
| US5610432A (en) | Semiconductor device with a fast lateral dmost provided with a high-voltage source electrode | |
| JP2002521823A (ja) | 接合型ｆｅｔ半導体装置 | |
| JPS5595370A (en) | Compound semiconductor field-effect transistor | |
| JP2002299622A (ja) | 電力用半導体素子 | |
| US4630092A (en) | Insulated gate-controlled thyristor | |
| US4584593A (en) | Insulated-gate field-effect transistor (IGFET) with charge carrier injection | |
| EP0115098A1 (en) | Lateral DMOS transistor device having an injector region |