JPH10294461A - 絶縁ゲート形半導体素子 - Google Patents
絶縁ゲート形半導体素子Info
- Publication number
- JPH10294461A JPH10294461A JP9118709A JP11870997A JPH10294461A JP H10294461 A JPH10294461 A JP H10294461A JP 9118709 A JP9118709 A JP 9118709A JP 11870997 A JP11870997 A JP 11870997A JP H10294461 A JPH10294461 A JP H10294461A
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- type base
- region
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】絶縁ゲート形半導体素子におけるオン電圧の低
下。 【解決手段】伝導度変調効果を利用したＩＧＢＴにおい
て次の構成とした。ｎ-形ベース層１２、ｐ形ベース層
１３において、チャネル形成領域以外の領域において、
ｐ+ 形コレクタ層１０から注入された少数キャリアのホ
ールの流路を狭くし、高抵抗であるｎ- 形ベース層１２
におけるｎ+ 形エミッタ層１４に近い領域に少数キャリ
アを蓄積させる電気的絶縁領域の埋め込み酸化膜１９を
形成した。これにより、コレクタ層１０から注入された
ホールがｎ- 形ベース層１２に蓄積される。この結果、
エミッタ層１４に近い領域のベース層において、少数キ
ャリア濃度が向上する結果、伝導度変調度が高くなり、
オン電圧が低下する。
下。 【解決手段】伝導度変調効果を利用したＩＧＢＴにおい
て次の構成とした。ｎ-形ベース層１２、ｐ形ベース層
１３において、チャネル形成領域以外の領域において、
ｐ+ 形コレクタ層１０から注入された少数キャリアのホ
ールの流路を狭くし、高抵抗であるｎ- 形ベース層１２
におけるｎ+ 形エミッタ層１４に近い領域に少数キャリ
アを蓄積させる電気的絶縁領域の埋め込み酸化膜１９を
形成した。これにより、コレクタ層１０から注入された
ホールがｎ- 形ベース層１２に蓄積される。この結果、
エミッタ層１４に近い領域のベース層において、少数キ
ャリア濃度が向上する結果、伝導度変調度が高くなり、
オン電圧が低下する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート形半導
体素子のオン電圧の低下を可能とした素子構造に関す
る。
体素子のオン電圧の低下を可能とした素子構造に関す
る。
【０００２】
【従来の技術】従来、伝導度変調によるトランジスタ素
子として、ＭＯＳサイリスタ、ゲートターンオフサイリ
スタ（ＧＴＯ）、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）、伝導度変調ＦＥＴ（ＣＯＭ ＦＥＴ）等
のパイポーラ形ＭＯＳ ＦＥＴが知られている。これら
の素子は高耐圧で大電流を制御できることが特徴であ
る。このような電力用半導体素子においては、電力損失
の低減は非常に重要な課題である。ＧＴＯ等のサイリス
タはラッチアップさせて使用するためオン電圧を小さく
することが可能であるが最大遮断電流密度は小さい。こ
れに対し、ＩＧＢＴはラッチアップをさせない状態で使
用するため、ＧＴＯ等のサイリスタに比べて最大遮断電
流密度を大きくとれるがオン電圧が高く電力損失が大き
い。そこで、トレンチゲート形ＩＧＢＴ（Ｔ−ＩＧＢ
Ｔ）において、オン電圧を低下させる構造が提案されて
いる（例えば特開平６−９０００２号公報）。しかし、
この素子のオン電圧においても、ＧＴＯ等のサイリスタ
のオン電圧に比較するとまだ大きく、高耐圧素子になる
ほどその傾向は大きい。
子として、ＭＯＳサイリスタ、ゲートターンオフサイリ
スタ（ＧＴＯ）、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）、伝導度変調ＦＥＴ（ＣＯＭ ＦＥＴ）等
のパイポーラ形ＭＯＳ ＦＥＴが知られている。これら
の素子は高耐圧で大電流を制御できることが特徴であ
る。このような電力用半導体素子においては、電力損失
の低減は非常に重要な課題である。ＧＴＯ等のサイリス
タはラッチアップさせて使用するためオン電圧を小さく
することが可能であるが最大遮断電流密度は小さい。こ
れに対し、ＩＧＢＴはラッチアップをさせない状態で使
用するため、ＧＴＯ等のサイリスタに比べて最大遮断電
流密度を大きくとれるがオン電圧が高く電力損失が大き
い。そこで、トレンチゲート形ＩＧＢＴ（Ｔ−ＩＧＢ
Ｔ）において、オン電圧を低下させる構造が提案されて
いる（例えば特開平６−９０００２号公報）。しかし、
この素子のオン電圧においても、ＧＴＯ等のサイリスタ
のオン電圧に比較するとまだ大きく、高耐圧素子になる
ほどその傾向は大きい。
【０００３】
【発明が解決しようとする課題】ＩＧＢＴにおいて、オ
ン電圧を低下させるためには伝導度変調度を向上させる
必要がある。即ち、伝導度変調を高くするためには、高
抵抗ベース領域における少数キャリアの蓄積を多くする
必要がある。しかし、従来のＩＧＢＴでは、この少数キ
ャリアが注入領域付近では高濃度であるものの、エミッ
タ領域に近づくにつれ低濃度になってしまう。このた
め、高抵抗ベース領域のエミッタ近傍では伝導度変調が
十分行われず、高抵抗ベース領域の低抵抗化が不十分で
あるため、オン電圧が大きくなるという問題がある。
ン電圧を低下させるためには伝導度変調度を向上させる
必要がある。即ち、伝導度変調を高くするためには、高
抵抗ベース領域における少数キャリアの蓄積を多くする
必要がある。しかし、従来のＩＧＢＴでは、この少数キ
ャリアが注入領域付近では高濃度であるものの、エミッ
タ領域に近づくにつれ低濃度になってしまう。このた
め、高抵抗ベース領域のエミッタ近傍では伝導度変調が
十分行われず、高抵抗ベース領域の低抵抗化が不十分で
あるため、オン電圧が大きくなるという問題がある。
【０００４】本発明は上記の課題を解決するために成さ
れたものであり、その目的は、絶縁ゲート形半導体素子
において、最大遮断電流密度が高く、且つ、高耐圧にし
て、オン電圧を低下させることである。
れたものであり、その目的は、絶縁ゲート形半導体素子
において、最大遮断電流密度が高く、且つ、高耐圧にし
て、オン電圧を低下させることである。
【０００５】
【課題を解決するための手段】本発明の構成は、伝導度
変調効果を利用した絶縁ゲート形半導体素子において、
素子中のベース領域のチャネル形成領域以外の領域にお
いて、コレクタから注入された少数キャリアの流路を狭
くし、高抵抗ベース領域におけるエミッタに近い領域に
少数キャリアを蓄積させる電気的絶縁領域を形成したこ
とを特徴とする。上記の構成において、電気的絶縁領域
の中に埋め込み電極を設けても良い。これらの構成をと
る伝導度変調効果を利用した絶縁ゲート形半導体素子に
は、上述したように、ＭＯＳサイリスタ、ゲートターン
オフサイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）、伝導度変調ＦＥＴ（ＣＯＭ Ｆ
ＥＴ）等のパイポーラ形ＭＯＳ ＦＥＴを用いることが
できる。特に、ラッチアップさせずに使用する形の半導
体素子、ＩＧＢＴ、ＣＯＭ ＦＥＴに有効である。
変調効果を利用した絶縁ゲート形半導体素子において、
素子中のベース領域のチャネル形成領域以外の領域にお
いて、コレクタから注入された少数キャリアの流路を狭
くし、高抵抗ベース領域におけるエミッタに近い領域に
少数キャリアを蓄積させる電気的絶縁領域を形成したこ
とを特徴とする。上記の構成において、電気的絶縁領域
の中に埋め込み電極を設けても良い。これらの構成をと
る伝導度変調効果を利用した絶縁ゲート形半導体素子に
は、上述したように、ＭＯＳサイリスタ、ゲートターン
オフサイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトラ
ンジスタ（ＩＧＢＴ）、伝導度変調ＦＥＴ（ＣＯＭ Ｆ
ＥＴ）等のパイポーラ形ＭＯＳ ＦＥＴを用いることが
できる。特に、ラッチアップさせずに使用する形の半導
体素子、ＩＧＢＴ、ＣＯＭ ＦＥＴに有効である。
【０００６】
【発明の作用及び効果】電気的絶縁領域がベース領域に
形成されているため、コレクタから注入された少数キャ
リアが高抵抗ベース領域に蓄積される。この結果、エミ
ッタに近い領域の高抵抗ベース領域において、少数キャ
リア濃度が向上する結果、伝導度変調度が高くなり、オ
ン電圧が低下する。さらに、電気的絶縁領域の内部に埋
め込み電極を設け、ゲート電極と同符号の電圧を印加す
ることで、電気的絶縁領域の周囲に注入された少数キャ
リアに対して電位障壁が形成されるので、さらに、この
付近での少数キャリア濃度を向上させることができる。
形成されているため、コレクタから注入された少数キャ
リアが高抵抗ベース領域に蓄積される。この結果、エミ
ッタに近い領域の高抵抗ベース領域において、少数キャ
リア濃度が向上する結果、伝導度変調度が高くなり、オ
ン電圧が低下する。さらに、電気的絶縁領域の内部に埋
め込み電極を設け、ゲート電極と同符号の電圧を印加す
ることで、電気的絶縁領域の周囲に注入された少数キャ
リアに対して電位障壁が形成されるので、さらに、この
付近での少数キャリア濃度を向上させることができる。
【０００７】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。なお本発明は下記実施例に限定され
るものではない。 第１実施例 図１は、本発明の具体的な一実施例にかかるＴ−ＩＧＢ
Ｔの構成を示した断面図である。ｐ+ 形コレクタ層１０
の上にｎ+ 形層１１が形成され、そのｎ+ 形層１１の上
に高抵抗ベース領域を形成するｎ- 形ベース層１２が形
成されている。ｎ- 形ベース層１２の上にはｐ形ベース
層１３が形成され、そのｐ形ベース層１３の一部にｎ+
形エミッタ層１４が形成されている。ｐ+ 形コレクタ層
１０の下面にはコレクタ電極１５が形成され、ｐ形ベー
ス層１３とｎ+ 形エミッタ層１４の上にエミッタ電極１
６が形成されている。ｐ形ベース層１３とｎ- 形ベース
層１２とでベース領域が形成されている。さらに、この
ベース領域には縦方向にゲート電極１７とその回りに形
成されたゲート酸化膜１８とが形成されている。又、ｐ
形ベース層１３とｎ- 形ベース層１２の境界に電気的絶
縁領域を構成する埋め込み酸化膜１９が形成されてい
る。この埋め込み酸化膜１９は、例えば固相エピタキシ
ャル成長技術を利用したＳＯＩ構造等により実現でき
る。
基づいて説明する。なお本発明は下記実施例に限定され
るものではない。 第１実施例 図１は、本発明の具体的な一実施例にかかるＴ−ＩＧＢ
Ｔの構成を示した断面図である。ｐ+ 形コレクタ層１０
の上にｎ+ 形層１１が形成され、そのｎ+ 形層１１の上
に高抵抗ベース領域を形成するｎ- 形ベース層１２が形
成されている。ｎ- 形ベース層１２の上にはｐ形ベース
層１３が形成され、そのｐ形ベース層１３の一部にｎ+
形エミッタ層１４が形成されている。ｐ+ 形コレクタ層
１０の下面にはコレクタ電極１５が形成され、ｐ形ベー
ス層１３とｎ+ 形エミッタ層１４の上にエミッタ電極１
６が形成されている。ｐ形ベース層１３とｎ- 形ベース
層１２とでベース領域が形成されている。さらに、この
ベース領域には縦方向にゲート電極１７とその回りに形
成されたゲート酸化膜１８とが形成されている。又、ｐ
形ベース層１３とｎ- 形ベース層１２の境界に電気的絶
縁領域を構成する埋め込み酸化膜１９が形成されてい
る。この埋め込み酸化膜１９は、例えば固相エピタキシ
ャル成長技術を利用したＳＯＩ構造等により実現でき
る。
【０００８】本素子は耐圧 600Ｖに設計されており、各
層の厚さ濃度は次の通りである。ｎ- 形ベース層１２の
厚さは50μｍ、濃度は1.3 ×1014/cm3、ｐ形ベース層１
３、及びｎ+ 形エミッタ層１４の不純物表面濃度はそれ
ぞれ5 ×1017/cm3、5 ×1019/cm3、厚さは、それぞれ2.
5 μｍ，0.5 μｍである。ゲート電極１７の深さ方向の
長さと幅はそれぞれ3 μｍ，１μｍである。ゲート酸化
膜１８の厚さは0.1 μｍ、埋め込み酸化膜１９の厚さは
0.3 μｍである。
層の厚さ濃度は次の通りである。ｎ- 形ベース層１２の
厚さは50μｍ、濃度は1.3 ×1014/cm3、ｐ形ベース層１
３、及びｎ+ 形エミッタ層１４の不純物表面濃度はそれ
ぞれ5 ×1017/cm3、5 ×1019/cm3、厚さは、それぞれ2.
5 μｍ，0.5 μｍである。ゲート電極１７の深さ方向の
長さと幅はそれぞれ3 μｍ，１μｍである。ゲート酸化
膜１８の厚さは0.1 μｍ、埋め込み酸化膜１９の厚さは
0.3 μｍである。
【０００９】次に、上記構成の素子の作動について述べ
る。コレクタ電極１５にエミッタ電極１６よりも高い電
圧が印加された状態で、ゲート電極１７とエミッタ電極
１６間に電圧が印加される。ゲート電圧がしきい値電圧
を越えて十分に印加されるとｐ形ベース層１３のゲート
酸化膜１８に沿った領域にｎチャネルが形成され、ｎ+
形エミッタ層１４からｎ- 形ベース層１２に電子が注入
される。これにより、ｎ- 形ベース層１２へｐ+ 形コレ
クタ層１０から少数キャリアのホールが注入され、伝導
度変調が生じる。この注入されたホールはｎ- 形ベース
層１２を拡散してｐ形ベース層１３へ流れる。
る。コレクタ電極１５にエミッタ電極１６よりも高い電
圧が印加された状態で、ゲート電極１７とエミッタ電極
１６間に電圧が印加される。ゲート電圧がしきい値電圧
を越えて十分に印加されるとｐ形ベース層１３のゲート
酸化膜１８に沿った領域にｎチャネルが形成され、ｎ+
形エミッタ層１４からｎ- 形ベース層１２に電子が注入
される。これにより、ｎ- 形ベース層１２へｐ+ 形コレ
クタ層１０から少数キャリアのホールが注入され、伝導
度変調が生じる。この注入されたホールはｎ- 形ベース
層１２を拡散してｐ形ベース層１３へ流れる。
【００１０】このホールの拡散経路には埋め込み酸化膜
１９が形成されており、埋め込み酸化膜１９が障害とな
り、ｎ- 形ベース層１２からｐ形ベース層１３へのホー
ルの流路が狭くなる。このため、ｐ形ベース層１３近傍
のｎ- 形ベース層１２において、ホールの拡散抵抗が大
きく増大するので、ｎ- 形ベース層１２においてホール
の蓄積が十分に行われる。ゲート電圧１５Ｖのオン状態
におけるホール濃度の深さ方向の分布を図６に示す。図
６から明らかなように、埋め込み酸化膜１９が設けられ
ている場合には、埋め込み酸化膜１９が存在しない従来
構造に比べｐ形ベース層１３近傍のｎ- 形ベース層１２
においてホール濃度が大きく増加していることがわか
る。この結果、伝導度変調が十分に行われ、従来構造よ
りも素子のオン電圧が低下される。例えば、コレクタ電
流密度200 A/cm2 におけるオン電圧は従来構造で約1.4
Ｖであるのに対し、本実施例では約1.2 Ｖとオン電圧が
約15％低下できた。
１９が形成されており、埋め込み酸化膜１９が障害とな
り、ｎ- 形ベース層１２からｐ形ベース層１３へのホー
ルの流路が狭くなる。このため、ｐ形ベース層１３近傍
のｎ- 形ベース層１２において、ホールの拡散抵抗が大
きく増大するので、ｎ- 形ベース層１２においてホール
の蓄積が十分に行われる。ゲート電圧１５Ｖのオン状態
におけるホール濃度の深さ方向の分布を図６に示す。図
６から明らかなように、埋め込み酸化膜１９が設けられ
ている場合には、埋め込み酸化膜１９が存在しない従来
構造に比べｐ形ベース層１３近傍のｎ- 形ベース層１２
においてホール濃度が大きく増加していることがわか
る。この結果、伝導度変調が十分に行われ、従来構造よ
りも素子のオン電圧が低下される。例えば、コレクタ電
流密度200 A/cm2 におけるオン電圧は従来構造で約1.4
Ｖであるのに対し、本実施例では約1.2 Ｖとオン電圧が
約15％低下できた。
【００１１】上記構造の素子において、十分なオン電圧
低下効果を得るための埋め込み酸化膜１９の長さは、そ
の端部とゲート酸化膜１８との間の距離Ｌａ（ホールの
流路の幅）が、Ｌａ／Ｌｐ＜0.25となるように形成され
るのが望ましい。但し、Ｌｐは、セルサイズの１／２で
ある。
低下効果を得るための埋め込み酸化膜１９の長さは、そ
の端部とゲート酸化膜１８との間の距離Ｌａ（ホールの
流路の幅）が、Ｌａ／Ｌｐ＜0.25となるように形成され
るのが望ましい。但し、Ｌｐは、セルサイズの１／２で
ある。
【００１２】第２実施例 本発明の第２実施例にかかる素子の断面構造を図２に示
す。第１実施例の素子と異なる点は、埋め込み酸化膜１
９０が分離されて、ホールの流路が３箇所以上形成され
ていることである。この場合にもホールの総合した流路
幅Ｗ（＝Ｗ１＋Ｗ２＋Ｗ３＋Ｗ４＋Ｗ５）が、Ｗ／２Ｌ
ｐ＜0.25を満たすことが望ましい。このように構成して
も、図６のように、ｎ- 形ベース層１２のｐ形ベース層
１３の近傍におけるホールの蓄積密度が向上し、素子の
オン電圧の低下が見られた。
す。第１実施例の素子と異なる点は、埋め込み酸化膜１
９０が分離されて、ホールの流路が３箇所以上形成され
ていることである。この場合にもホールの総合した流路
幅Ｗ（＝Ｗ１＋Ｗ２＋Ｗ３＋Ｗ４＋Ｗ５）が、Ｗ／２Ｌ
ｐ＜0.25を満たすことが望ましい。このように構成して
も、図６のように、ｎ- 形ベース層１２のｐ形ベース層
１３の近傍におけるホールの蓄積密度が向上し、素子の
オン電圧の低下が見られた。
【００１３】第３実施例 本発明の第３実施例にかかる素子の断面構造を図３に示
す。第１、第２実施例と異なる点は、埋め込み酸化膜１
９１がｐ形ベース層１３とｎ- 形ベース層１２との境界
ではなくｎ- 形ベース層１２内に設けられていることで
ある。この構造でも第１、第２実施例と同様にオン電圧
の低下が見られた。尚、図３における埋め込み酸化膜１
９１は、ｐ形ベース層１３内に設けられても良い。この
場合にも、ｎ- 形ベース層１２におけるホール濃度を向
上させることができる。
す。第１、第２実施例と異なる点は、埋め込み酸化膜１
９１がｐ形ベース層１３とｎ- 形ベース層１２との境界
ではなくｎ- 形ベース層１２内に設けられていることで
ある。この構造でも第１、第２実施例と同様にオン電圧
の低下が見られた。尚、図３における埋め込み酸化膜１
９１は、ｐ形ベース層１３内に設けられても良い。この
場合にも、ｎ- 形ベース層１２におけるホール濃度を向
上させることができる。
【００１４】第４実施例 本発明の第４実施例にかかる素子の断面構造を図４に示
す。本実施例は、本発明をプレーナ型ＩＧＢＴに適用し
た例である。この例でも埋め込み酸化膜１９２をｐ形ベ
ース層１３とｎ- 形ベース層１２との界面に形成するこ
とにより第１実施例と同様の効果がある。尚、本実施例
において、第１実施例と同一機能を有する層、部分には
同一番号が付されている。即ち、エミッタ電極１６、ｎ
+ 形エミッタ層１４、ｐ形ベース層１３、ｎ- 形ベース
層１２、ゲート電極１７とで、この素子をオンオフさせ
るためのＭＯＳ ＦＥＴが構成され、ｐ+ 形コレクタ層
１０、ｎ- 形ベース層１２、ｐ形ベース層１３、エミッ
タ電極１６とで、大電流を流すためのトランジスタが構
成される。この時、ｎ+ 形エミッタ層１４、ｐ形ベース
層１３、ｎ- 形ベース層１２で構成されるトランジスタ
はオンしない。
す。本実施例は、本発明をプレーナ型ＩＧＢＴに適用し
た例である。この例でも埋め込み酸化膜１９２をｐ形ベ
ース層１３とｎ- 形ベース層１２との界面に形成するこ
とにより第１実施例と同様の効果がある。尚、本実施例
において、第１実施例と同一機能を有する層、部分には
同一番号が付されている。即ち、エミッタ電極１６、ｎ
+ 形エミッタ層１４、ｐ形ベース層１３、ｎ- 形ベース
層１２、ゲート電極１７とで、この素子をオンオフさせ
るためのＭＯＳ ＦＥＴが構成され、ｐ+ 形コレクタ層
１０、ｎ- 形ベース層１２、ｐ形ベース層１３、エミッ
タ電極１６とで、大電流を流すためのトランジスタが構
成される。この時、ｎ+ 形エミッタ層１４、ｐ形ベース
層１３、ｎ- 形ベース層１２で構成されるトランジスタ
はオンしない。
【００１５】第５実施例 本発明の第５実施例にかかる素子の断面構造を図５に示
す。本実施例では、埋め込み酸化膜１９３内に埋め込み
電極２０が形成されている。この埋め込み電極２０をゲ
ート電極１７と同一符号の電位にすることで、埋め込み
酸化膜１９３の周囲にホールに対する電位障壁が形成さ
れる。この結果、ｐ形ベース層１３へ流れる流路の幅
が、埋め込み電極２０に電圧を印加しない場合に比べて
狭くなり、ｎ- 形ベース層１２のｐ形ベース層１３に接
合する部分のホール濃度がさらに向上する。よって、伝
導度変調がより十分に行われることになり、素子のオン
電圧がより低下する。
す。本実施例では、埋め込み酸化膜１９３内に埋め込み
電極２０が形成されている。この埋め込み電極２０をゲ
ート電極１７と同一符号の電位にすることで、埋め込み
酸化膜１９３の周囲にホールに対する電位障壁が形成さ
れる。この結果、ｐ形ベース層１３へ流れる流路の幅
が、埋め込み電極２０に電圧を印加しない場合に比べて
狭くなり、ｎ- 形ベース層１２のｐ形ベース層１３に接
合する部分のホール濃度がさらに向上する。よって、伝
導度変調がより十分に行われることになり、素子のオン
電圧がより低下する。
【００１６】上記の例ではｎ型チャネル素子について説
明を行ってきたが、ｐ型チャネル素子についても同様の
効果がある。上記の例ではＩＧＢＴの場合について述べ
たが、本発明はその限りではなく、少数キャリアの注入
による伝導度変調を利用した絶縁ゲート型半導体素子に
適用可能であり、同様の効果がある。
明を行ってきたが、ｐ型チャネル素子についても同様の
効果がある。上記の例ではＩＧＢＴの場合について述べ
たが、本発明はその限りではなく、少数キャリアの注入
による伝導度変調を利用した絶縁ゲート型半導体素子に
適用可能であり、同様の効果がある。
【図１】本発明の具体的な第１実施例にかかる半導体素
子の断面図。
子の断面図。
【図２】第２実施例にかかる半導体素子の断面図。
【図３】第３実施例にかかる半導体素子の断面図。
【図４】第４実施例にかかる半導体素子の断面図。
【図５】第５実施例にかかる半導体素子の断面図。
【図６】ホール濃度の深さ方向の分布を示した測定図。
１０…ｐ+ 形コレクタ層 １１…ｎ+ 形層 １２…ｎ- 形ベース層 １３…ｐ形ベース層 １４…ｎ+ 形エミッタ層 １５…コレクタ電極 １６…エミッタ電極 １７…ゲート電極 １８…ゲート酸化膜 １９，１９０，１９１，１９２，１９３…埋め込み酸化
膜 ２０…埋め込み電極
膜 ２０…埋め込み電極
Claims (1)
- 【請求項１】 伝導度変調効果を利用した絶縁ゲート形
半導体素子において、 前記素子中のベース領域のチャネル形成領域以外の領域
において、 コレクタから注入された少数キャリアの流
路を狭くし、高抵抗ベース領域におけるエミッタに近い
領域に前記少数キャリアを蓄積させる電気的絶縁領域を
形成したことを特徴とする絶縁ゲート形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9118709A JPH10294461A (ja) | 1997-04-21 | 1997-04-21 | 絶縁ゲート形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9118709A JPH10294461A (ja) | 1997-04-21 | 1997-04-21 | 絶縁ゲート形半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294461A true JPH10294461A (ja) | 1998-11-04 |
Family
ID=14743184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9118709A Pending JPH10294461A (ja) | 1997-04-21 | 1997-04-21 | 絶縁ゲート形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294461A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349284A (ja) * | 1999-06-04 | 2000-12-15 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
| WO2005062385A1 (en) * | 2003-12-24 | 2005-07-07 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| JP2006019555A (ja) * | 2004-07-02 | 2006-01-19 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| WO2006093309A1 (en) * | 2005-03-03 | 2006-09-08 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100834478B1 (ko) | 2006-05-19 | 2008-06-05 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조 방법 |
| WO2009081667A1 (ja) * | 2007-12-21 | 2009-07-02 | Toyota Jidosha Kabushiki Kaisha | 半導体装置 |
| CN102054859A (zh) * | 2009-10-29 | 2011-05-11 | 英飞凌科技奥地利有限公司 | 双极型半导体器件和制造方法 |
| JP2011199101A (ja) * | 2010-03-23 | 2011-10-06 | Toyota Central R&D Labs Inc | 絶縁ゲートバイポーラトランジスタ |
| JP2012124518A (ja) * | 2012-02-15 | 2012-06-28 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US8362519B2 (en) | 2009-06-11 | 2013-01-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| CN102969350A (zh) * | 2012-12-07 | 2013-03-13 | 株洲南车时代电气股份有限公司 | 一种沟槽栅型igbt芯片 |
| US8614483B2 (en) | 2010-12-08 | 2013-12-24 | Denso Corporation | Insulated gate semiconductor device |
| CN105355655A (zh) * | 2015-11-16 | 2016-02-24 | 电子科技大学 | 一种槽栅双极型晶体管 |
| CN107507861A (zh) * | 2017-06-19 | 2017-12-22 | 西安电子科技大学 | 新型肖特基接触注入增强型SiC PNM‑IGBT器件及其制备方法 |
| JP2022138962A (ja) * | 2021-03-11 | 2022-09-26 | 株式会社東芝 | 半導体装置 |
| WO2024114893A1 (en) * | 2022-11-29 | 2024-06-06 | Hitachi Energy Ltd | Semiconductor device and production method |
-
1997
- 1997-04-21 JP JP9118709A patent/JPH10294461A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349284A (ja) * | 1999-06-04 | 2000-12-15 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
| WO2005062385A1 (en) * | 2003-12-24 | 2005-07-07 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| KR100802527B1 (ko) * | 2003-12-24 | 2008-02-13 | 도요다 지도샤 가부시끼가이샤 | 트렌치 게이트 전계 효과 디바이스 |
| US7737491B2 (en) | 2003-12-24 | 2010-06-15 | Toyota Jidosha Kabushiki Kaisha | Trench gate field effect devices |
| JP2006019555A (ja) * | 2004-07-02 | 2006-01-19 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| WO2006093309A1 (en) * | 2005-03-03 | 2006-09-08 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2008532257A (ja) * | 2005-03-03 | 2008-08-14 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100834478B1 (ko) | 2006-05-19 | 2008-06-05 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조 방법 |
| EP2224489A4 (en) * | 2007-12-21 | 2011-01-05 | Toyota Motor Co Ltd | SEMICONDUCTOR COMPONENT |
| CN101675525B (zh) | 2007-12-21 | 2011-09-28 | 丰田自动车株式会社 | 半导体装置 |
| WO2009081667A1 (ja) * | 2007-12-21 | 2009-07-02 | Toyota Jidosha Kabushiki Kaisha | 半導体装置 |
| US8362519B2 (en) | 2009-06-11 | 2013-01-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| CN102054859A (zh) * | 2009-10-29 | 2011-05-11 | 英飞凌科技奥地利有限公司 | 双极型半导体器件和制造方法 |
| JP2011199101A (ja) * | 2010-03-23 | 2011-10-06 | Toyota Central R&D Labs Inc | 絶縁ゲートバイポーラトランジスタ |
| US8614483B2 (en) | 2010-12-08 | 2013-12-24 | Denso Corporation | Insulated gate semiconductor device |
| JP2012124518A (ja) * | 2012-02-15 | 2012-06-28 | Mitsubishi Electric Corp | 電力用半導体装置 |
| CN102969350A (zh) * | 2012-12-07 | 2013-03-13 | 株洲南车时代电气股份有限公司 | 一种沟槽栅型igbt芯片 |
| CN105355655A (zh) * | 2015-11-16 | 2016-02-24 | 电子科技大学 | 一种槽栅双极型晶体管 |
| CN107507861A (zh) * | 2017-06-19 | 2017-12-22 | 西安电子科技大学 | 新型肖特基接触注入增强型SiC PNM‑IGBT器件及其制备方法 |
| JP2022138962A (ja) * | 2021-03-11 | 2022-09-26 | 株式会社東芝 | 半導体装置 |
| WO2024114893A1 (en) * | 2022-11-29 | 2024-06-06 | Hitachi Energy Ltd | Semiconductor device and production method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6091107A (en) | Semiconductor devices | |
| US6303410B1 (en) | Methods of forming power semiconductor devices having T-shaped gate electrodes | |
| JP2942732B2 (ja) | 短絡アノード水平型絶縁ゲートバイポーラトランジスタ | |
| US6091086A (en) | Reverse blocking IGBT | |
| US7795638B2 (en) | Semiconductor device with a U-shape drift region | |
| EP0697739B1 (en) | Insulated gate bipolar transistor | |
| JPH0357614B2 (ja) | ||
| JP2000228519A (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
| JPH10294461A (ja) | 絶縁ゲート形半導体素子 | |
| JP3435635B2 (ja) | 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路 | |
| US5585650A (en) | Semiconductor bidirectional switch and method of driving the same | |
| JPH0732249B2 (ja) | 高速スイツチング横形絶縁ゲ−トトランジスタ | |
| US5079607A (en) | Mos type semiconductor device | |
| JPH098304A (ja) | 良好な導通特性を備えたｍｏｓ半導体素子 | |
| KR100278526B1 (ko) | 반도체 소자 | |
| US7470960B1 (en) | High-voltage power semiconductor device with body regions of alternating conductivity and decreasing thickness | |
| JP3201213B2 (ja) | 半導体装置およびその制御方法 | |
| JPH098322A (ja) | ハイブリッドショットキー注入電界効果トランジスタ | |
| JP3522887B2 (ja) | 高耐圧半導体素子 | |
| US5455442A (en) | COMFET switch and method | |
| JPH0560263B2 (ja) | ||
| EP0115098B1 (en) | Lateral dmos transistor device having an injector region | |
| JPH08116056A (ja) | 電圧駆動型半導体装置及びそれを用いた電力変換装置 | |
| KR101994728B1 (ko) | 전력 반도체 소자 | |
| JPH0612823B2 (ja) | 二方向性の電力用高速ｍｏｓｆｅｔ素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040406 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080226 |