JPH0361378B2 - - Google Patents
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- Publication number
- JPH0361378B2 JPH0361378B2 JP30013686A JP30013686A JPH0361378B2 JP H0361378 B2 JPH0361378 B2 JP H0361378B2 JP 30013686 A JP30013686 A JP 30013686A JP 30013686 A JP30013686 A JP 30013686A JP H0361378 B2 JPH0361378 B2 JP H0361378B2
- Authority
- JP
- Japan
- Prior art keywords
- path
- path memory
- circuit
- memory
- selection signal
- Prior art date
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Description
【発明の詳細な説明】
〔概要〕
ACS回路とパスメモリとの間に、ACS回路か
らのパス選択信号を、外部からの制御信号に応じ
てしや断できる切換え回路を設けてパスメモリ側
とACS側をそれぞれ独立に動作できるようにし
たビタビ復号用の大規模集積回路。
らのパス選択信号を、外部からの制御信号に応じ
てしや断できる切換え回路を設けてパスメモリ側
とACS側をそれぞれ独立に動作できるようにし
たビタビ復号用の大規模集積回路。
本発明はビタビ復号用の大規模集積回路に関す
る。
る。
ビタビ復号器は衛星通信等に用いられている誤
り訂正能力が高い復号器である。このビタビ復号
器は一般に大規模集積回路LSIによつて実現され
るが、衛星通信等に用いる場合、その製造個数が
少量となることが多く、したがつて製造コストの
観点からビタビ復号用LSIの種類を多くすること
は望ましくなく、同一種類のLSIで種々の用途に
適用可能であることが望まれる。
り訂正能力が高い復号器である。このビタビ復号
器は一般に大規模集積回路LSIによつて実現され
るが、衛星通信等に用いる場合、その製造個数が
少量となることが多く、したがつて製造コストの
観点からビタビ復号用LSIの種類を多くすること
は望ましくなく、同一種類のLSIで種々の用途に
適用可能であることが望まれる。
従来の一般的なビタビ復号器LSIが第６図に示
される。図中、１は分配器、２はACS回路、４
はパスメモリ、５は復号回路、６は正規化回路で
ある。分配器１には４相PSKの復調信号Ｉ，Ｑ
が入力されて受信符号のブランチメトリツク値を
演算しACS回路２に出力する。ACS回路２はこ
のブランチメトリツク値に基づき生残りパスを選
択してパス選択信号PSをパスメモリ４に出力す
る。またACS回路２は正規化回路６を正規化す
るための信号ｅを出力端子１７を介して外部に出
力できるようになつている。パスメモリ４の出力
は復号回路５に出力されて復号出力DEMが得ら
れる。
される。図中、１は分配器、２はACS回路、４
はパスメモリ、５は復号回路、６は正規化回路で
ある。分配器１には４相PSKの復調信号Ｉ，Ｑ
が入力されて受信符号のブランチメトリツク値を
演算しACS回路２に出力する。ACS回路２はこ
のブランチメトリツク値に基づき生残りパスを選
択してパス選択信号PSをパスメモリ４に出力す
る。またACS回路２は正規化回路６を正規化す
るための信号ｅを出力端子１７を介して外部に出
力できるようになつている。パスメモリ４の出力
は復号回路５に出力されて復号出力DEMが得ら
れる。
衛星通信システムに用いる変調方式としては絶
対位相変調形式の４相PSK変調方式が適してい
る。この４相PSK変調方式を用いた場合、復調
に際し位相不確定、すなわち受信信号が（Ｉ，
Ｑ）、（，Ｑ）、（Ｉ，）、（，）の何れの相
で受信されたか不確定が生じるので、復調された
データの位相不確定を除去する必要がある。
対位相変調形式の４相PSK変調方式が適してい
る。この４相PSK変調方式を用いた場合、復調
に際し位相不確定、すなわち受信信号が（Ｉ，
Ｑ）、（，Ｑ）、（Ｉ，）、（，）の何れの相
で受信されたか不確定が生じるので、復調された
データの位相不確定を除去する必要がある。
この除去方法として、ビタビ復号器のACS回
路を利用することが可能である。すなわちビタビ
復号器におけるACS回路での正規化の頻度は入
力信号の誤り率に比例する性質がある。受信信号
が誤つた相で受信されていると誤り率が異常増加
し正規化の頻度が異常増加する。よつてACS回
路２から出力される信号ｅをカウントし、そのカ
ウント値の大小によつて受信信号が正しい位相で
受信されたか誤つた位相で受信されたかを判別し
位相不確定を除去することができる。普通、位相
不確定を除去するために、第６図に示すようなビ
タビ復号器LSIを１個または複数個、位相不確定
除去専用に用いて最適位相の検出を行つている。
路を利用することが可能である。すなわちビタビ
復号器におけるACS回路での正規化の頻度は入
力信号の誤り率に比例する性質がある。受信信号
が誤つた相で受信されていると誤り率が異常増加
し正規化の頻度が異常増加する。よつてACS回
路２から出力される信号ｅをカウントし、そのカ
ウント値の大小によつて受信信号が正しい位相で
受信されたか誤つた位相で受信されたかを判別し
位相不確定を除去することができる。普通、位相
不確定を除去するために、第６図に示すようなビ
タビ復号器LSIを１個または複数個、位相不確定
除去専用に用いて最適位相の検出を行つている。
また高符号化率の符号方式としてパンクチヤド
方式が知られているが、このパンクチヤド方式に
よる場合、ビタビ復号器のパスメモリには、パス
メモリ長（段数）が通常のものよりも長いものが
必要となる。したがつて第６図のビタビ復号器
LSIのパスメモリ４だけではパスメモリ長が足り
ない場合、第６図のLSIとは別にパスメモリ長を
長くしたLSIを製造するか、あるいは、パスメモ
リ部分だけのLSIを製造してこれを第６図のパス
メモリ４の後段に縦段接続できるようにする等の
処置が必要となる。
方式が知られているが、このパンクチヤド方式に
よる場合、ビタビ復号器のパスメモリには、パス
メモリ長（段数）が通常のものよりも長いものが
必要となる。したがつて第６図のビタビ復号器
LSIのパスメモリ４だけではパスメモリ長が足り
ない場合、第６図のLSIとは別にパスメモリ長を
長くしたLSIを製造するか、あるいは、パスメモ
リ部分だけのLSIを製造してこれを第６図のパス
メモリ４の後段に縦段接続できるようにする等の
処置が必要となる。
ビタビ復号器LSIを位相不確定除去専用に用い
た場合、パスメモリ部分は何の役も果たしておら
ず無駄となる。またパンクチヤド方式を採用した
ためにビタビ復号器のパスメモリ長を拡張する場
合は、LSIの種類を増やさねばならず、これは製
造コストの面から不利である。
た場合、パスメモリ部分は何の役も果たしておら
ず無駄となる。またパンクチヤド方式を採用した
ためにビタビ復号器のパスメモリ長を拡張する場
合は、LSIの種類を増やさねばならず、これは製
造コストの面から不利である。
したがつて本発明の目的は、１種類のLSIでパ
ンクチヤド方式による高符号率化および位相不確
定除去に対応でき、使用されてない回路部分が生
じない効率的なビタビ復号用の大規模集積回路を
提供することにある。
ンクチヤド方式による高符号率化および位相不確
定除去に対応でき、使用されてない回路部分が生
じない効率的なビタビ復号用の大規模集積回路を
提供することにある。
第１図は本発明にかかる原理ブロツク図であ
る。本発明のビタビ復号用の大規模集積回路は、
受信符号からブランチメトリツク値を計算する分
配器１、ブランチメトリツク値に基づいて選択し
得る２つのパスについてのパスメトリツク値を演
算し、その演算結果を比較して該２つのパスから
生残りパスを選択し、生残りパスを示すパス選択
信号を出力するACS回路２、パス選択信号に応
じたデータを記憶するパスメモリ４、ACS回路
２からのパス選択信号を外部に導くための第１の
出力端子１４、パスメモリ４に外部からパス選択
信号を導くための第１の入力端子１５、パスメモ
リを継続接続するために前段パスメモリの記憶デ
ータを外部からパスメモリ入力部に導くための第
２の入力端子１９、パスメモリを継続接続するた
めにその記憶データをパスメモリ出力部から外部
に導き出すための第２の出力端子１６、ACS回
路２からパスメモリ４に供給されるパス選択信号
を外部からの制御信号によつてしや断できる切換
え回路３を具備する。
る。本発明のビタビ復号用の大規模集積回路は、
受信符号からブランチメトリツク値を計算する分
配器１、ブランチメトリツク値に基づいて選択し
得る２つのパスについてのパスメトリツク値を演
算し、その演算結果を比較して該２つのパスから
生残りパスを選択し、生残りパスを示すパス選択
信号を出力するACS回路２、パス選択信号に応
じたデータを記憶するパスメモリ４、ACS回路
２からのパス選択信号を外部に導くための第１の
出力端子１４、パスメモリ４に外部からパス選択
信号を導くための第１の入力端子１５、パスメモ
リを継続接続するために前段パスメモリの記憶デ
ータを外部からパスメモリ入力部に導くための第
２の入力端子１９、パスメモリを継続接続するた
めにその記憶データをパスメモリ出力部から外部
に導き出すための第２の出力端子１６、ACS回
路２からパスメモリ４に供給されるパス選択信号
を外部からの制御信号によつてしや断できる切換
え回路３を具備する。
位相不確定除去に用いるために、LSIを切換え
回路３によつてACS回路２側とパスメモリ４側
とを切り離し、それぞれ独立に動作できるように
し、位相不確定除去にACS回路２を用いる。さ
らに、切り離されたパスメモリ４を増設用パスメ
モリとして使用して、パンクチヤド方式を採用し
たことによるパスメモリ長の拡大が必要な本来の
ビタビ復号用LSIのパスメモリ４の後段に、第
１、第２の入力端子、第１、第２の出力端子を用
いて縦段接続する。これにより、使用されない回
路部分を生じさせることなく、パンクチヤド方式
による高符号化率化、および位相不確定除去の双
方に１種類のLSIで対応できる。
回路３によつてACS回路２側とパスメモリ４側
とを切り離し、それぞれ独立に動作できるように
し、位相不確定除去にACS回路２を用いる。さ
らに、切り離されたパスメモリ４を増設用パスメ
モリとして使用して、パンクチヤド方式を採用し
たことによるパスメモリ長の拡大が必要な本来の
ビタビ復号用LSIのパスメモリ４の後段に、第
１、第２の入力端子、第１、第２の出力端子を用
いて縦段接続する。これにより、使用されない回
路部分を生じさせることなく、パンクチヤド方式
による高符号化率化、および位相不確定除去の双
方に１種類のLSIで対応できる。
〔実施例〕
以下、図面を参照して本発明の実施例を説明す
る。
る。
第２図は本発明の一実施例としてのビタビ復号
用の大規模集積回路を示すブロツク図である。こ
のビタビ復号器が用いられる通信システムは４相
PSK変調方式を用いている。第２図において、
１は分配器、２はACS回路、３は切換え器、４
はパスメモリ、５は復号回路、６は正規化回路で
ある。４相PSK変調波を復調したＩ、Ｑ信号は
分配器１に入力され、この受信符号からブランチ
メトリツク値が各ノード対応に計算される。
ACS回路２は、各ノードについて、分配器１か
ら受信したブランチメトリツク値に基づいて選択
し得る２つのパスについてのパスメトリツク値を
演算し、その演算結果を比較してその２つのパス
から生残りパスを選択し、生残りパスを示すパス
選択信号PS（１）〜PS（ｎ）を出力する。このパ
ス選択信号PS（１）〜PS（ｎ）は拘束長Ｋの場
合、2K-1となる。ACS回路２から出力されたパス
選択信号PS（１）〜PS（ｎ）は切換え回路３に入
力されるとともに、出力端子１４を介して外部に
導き出すことができる。またACS回路２からは、
位相不確定除去用に、正規化回路６を正規化する
毎に出力される信号ｅが出力端子１７に導かれ
る。
用の大規模集積回路を示すブロツク図である。こ
のビタビ復号器が用いられる通信システムは４相
PSK変調方式を用いている。第２図において、
１は分配器、２はACS回路、３は切換え器、４
はパスメモリ、５は復号回路、６は正規化回路で
ある。４相PSK変調波を復調したＩ、Ｑ信号は
分配器１に入力され、この受信符号からブランチ
メトリツク値が各ノード対応に計算される。
ACS回路２は、各ノードについて、分配器１か
ら受信したブランチメトリツク値に基づいて選択
し得る２つのパスについてのパスメトリツク値を
演算し、その演算結果を比較してその２つのパス
から生残りパスを選択し、生残りパスを示すパス
選択信号PS（１）〜PS（ｎ）を出力する。このパ
ス選択信号PS（１）〜PS（ｎ）は拘束長Ｋの場
合、2K-1となる。ACS回路２から出力されたパス
選択信号PS（１）〜PS（ｎ）は切換え回路３に入
力されるとともに、出力端子１４を介して外部に
導き出すことができる。またACS回路２からは、
位相不確定除去用に、正規化回路６を正規化する
毎に出力される信号ｅが出力端子１７に導かれ
る。
切換え回路３はACS回路２からパスメモリ４
へのパス選択信号PS（１）〜PS（ｎ）を、入力端
子１８を介して外部から入力される制御信号SW
に応答してしや断するよう構成されている。ここ
では制御信号SWが“０”のとき、導通され、
“１”のとき、しや断とする。
へのパス選択信号PS（１）〜PS（ｎ）を、入力端
子１８を介して外部から入力される制御信号SW
に応答してしや断するよう構成されている。ここ
では制御信号SWが“０”のとき、導通され、
“１”のとき、しや断とする。
パスメモリ４は、例えば第３図に示すような構
成のものである。第３図において、MC１１〜
MC４３はメモリセルであり、このメモリセル
MC１１〜MC４３はそれぞれ第４図に示すよう
に、セレクタ４１とフリツプフロツプ４２とから
なる。セレクタ４１はパス選択信号PSに応じて
２つの入力データのうちの一方を選択する。パス
メモリ４は、パス選択信号PS（１）〜PS（ｎ）が
ACS回路２から切換え回路３を介して入力され
るようになつているとともに、入力端子１５を介
しても入力できるようになつている。また入力端
子１９を介してパスメモリ４の各メモリセルに入
力データＤ(i)が入力できるようになつている。パ
スメモリ４からの出力データＤ（ｏ）は復号回路
５に入力されるとともに、出力端子１６を介して
外部に導き出せるようになつている。復号回路５
からは復号信号DEMが出力端子２０を介して送
出される。
成のものである。第３図において、MC１１〜
MC４３はメモリセルであり、このメモリセル
MC１１〜MC４３はそれぞれ第４図に示すよう
に、セレクタ４１とフリツプフロツプ４２とから
なる。セレクタ４１はパス選択信号PSに応じて
２つの入力データのうちの一方を選択する。パス
メモリ４は、パス選択信号PS（１）〜PS（ｎ）が
ACS回路２から切換え回路３を介して入力され
るようになつているとともに、入力端子１５を介
しても入力できるようになつている。また入力端
子１９を介してパスメモリ４の各メモリセルに入
力データＤ(i)が入力できるようになつている。パ
スメモリ４からの出力データＤ（ｏ）は復号回路
５に入力されるとともに、出力端子１６を介して
外部に導き出せるようになつている。復号回路５
からは復号信号DEMが出力端子２０を介して送
出される。
この第２図のLSIを３個用いて、高符号化率化
に対応したパスメモリの増設、および、位相不確
定除去を行う場合の結線を第５図に示す。第５図
では、LSI１を本来のビタビ復号用に用い、LSI
２およびLSI３を位相不確定除去回路およびパス
メモリ増設用に用いている。すなわち、LSI１の
入力端子１８には“０”信号を、LSI２および
LSI３の入力端子１８には“１”信号を与え、
LSI２およびLSI３のACS回路２とパスメモリ４
とをそれぞれ独立動作可能とする。
に対応したパスメモリの増設、および、位相不確
定除去を行う場合の結線を第５図に示す。第５図
では、LSI１を本来のビタビ復号用に用い、LSI
２およびLSI３を位相不確定除去回路およびパス
メモリ増設用に用いている。すなわち、LSI１の
入力端子１８には“０”信号を、LSI２および
LSI３の入力端子１８には“１”信号を与え、
LSI２およびLSI３のACS回路２とパスメモリ４
とをそれぞれ独立動作可能とする。
LSI１の出力端子１４からのパス選択信号PS
（１）〜PS（ｎ）はLSI２およびLSI３の入力端子
１５に導かれており、それによりLSI２および
LSI３のパスメモリ４はパス選択信号PS（１）〜
PS（ｎ）によつてLSI２のパスメモリ４と同じに
選択切換えされる。またLSI１の出力端子１６か
らのパスメモリ４の出力データはLSI２の入力端
子１９を介してそのパスメモリの入力側に導か
れ、さらにLSI２のパスメモリ４からの出力デー
タは出力端子１６、LSI３の入力端子１９を介し
てLSI３のパスメモリ４の入力側に導かれる。こ
れにより、LSI１のパスメモリ４の後段にLSI２，
LSI３のパスメモリ４が縦続接続され、パスメモ
リ長が増設されたことになる。
（１）〜PS（ｎ）はLSI２およびLSI３の入力端子
１５に導かれており、それによりLSI２および
LSI３のパスメモリ４はパス選択信号PS（１）〜
PS（ｎ）によつてLSI２のパスメモリ４と同じに
選択切換えされる。またLSI１の出力端子１６か
らのパスメモリ４の出力データはLSI２の入力端
子１９を介してそのパスメモリの入力側に導か
れ、さらにLSI２のパスメモリ４からの出力デー
タは出力端子１６、LSI３の入力端子１９を介し
てLSI３のパスメモリ４の入力側に導かれる。こ
れにより、LSI１のパスメモリ４の後段にLSI２，
LSI３のパスメモリ４が縦続接続され、パスメモ
リ長が増設されたことになる。
一方、LSI２およびLSI３の分配器１には図示
しない位相タイミング設定回路から、それぞれ異
なる受信位相で受信された受信符号が導かれてお
り、LSI２およびLSI３のACS回路２からは信号
ｅがそれぞれ、図示しない同期情報パルスカウン
タに送出されている。これによりLSI２および
LSI３の分配器１およびACS回路２は同期情報発
生器として利用されることになる。
しない位相タイミング設定回路から、それぞれ異
なる受信位相で受信された受信符号が導かれてお
り、LSI２およびLSI３のACS回路２からは信号
ｅがそれぞれ、図示しない同期情報パルスカウン
タに送出されている。これによりLSI２および
LSI３の分配器１およびACS回路２は同期情報発
生器として利用されることになる。
本発明によれば、パンクチヤド方式による高符
号化率化に対応するためのパスメモリの増設、お
よび、位相不確定除去のための同期情報発生器の
提供が、同一種類のLSIを複数個用いることで可
能となる。しかも、LSI中に使用されていない無
駄な回路部分を生じさせることがなく、部品を効
率よく利用できる。このように同一種類のLSIで
必要な回路を組めることは製造コストを下げるこ
とを可能にし、また無駄な部分がなくせるから装
置の小型化にもつながる。
号化率化に対応するためのパスメモリの増設、お
よび、位相不確定除去のための同期情報発生器の
提供が、同一種類のLSIを複数個用いることで可
能となる。しかも、LSI中に使用されていない無
駄な回路部分を生じさせることがなく、部品を効
率よく利用できる。このように同一種類のLSIで
必要な回路を組めることは製造コストを下げるこ
とを可能にし、また無駄な部分がなくせるから装
置の小型化にもつながる。
第１図は本発明にかかる原理ブロツク図、第２
図は本発明の一実施例としてのビタビ復号用の大
規模集積回路を示すブロツク図、第３図は第２図
のパスメモリの一構成例を示す図、第４図は第３
図のメモリセルの一構成例を示す図、第５図は第
２図LSIをパスメモリ増設および位相不確定除去
用の同期情報発生器として利用する場合の結線を
示す図、第６図は従来のビタビ復号用の大規模集
積回路のブロツク図である。 １……分配器、２……ACS回路、３……切換
え回路、４……パスメモリ、５……復号回路、６
……正規回路回路、１１，１２，１３，１８，１
９，１５……入力端子、１４，１６，１７，２０
……出力端子。
図は本発明の一実施例としてのビタビ復号用の大
規模集積回路を示すブロツク図、第３図は第２図
のパスメモリの一構成例を示す図、第４図は第３
図のメモリセルの一構成例を示す図、第５図は第
２図LSIをパスメモリ増設および位相不確定除去
用の同期情報発生器として利用する場合の結線を
示す図、第６図は従来のビタビ復号用の大規模集
積回路のブロツク図である。 １……分配器、２……ACS回路、３……切換
え回路、４……パスメモリ、５……復号回路、６
……正規回路回路、１１，１２，１３，１８，１
９，１５……入力端子、１４，１６，１７，２０
……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 受信符号からブランチメトリツク値を計算す
る分配器１、 該ブランチメトリツク値に基づいて選択し得る
２つのパスについてのパスメトリツク値を演算
し、その演算結果を比較して該２つのパスから生
残りパスを選択し、該生残りパスを示すパス選択
信号を出力するACS回路２、 該パス選択信号に応じたデータを記憶するパス
メモリ４、 を具備するビタビ復号用の大規模集積回路におい
て、 該ACS回路からのパス選択信号を外部に導く
ための第１の出力端子１４、 該パスメモリに外部からパス選択信号を導くた
めの第１の入力端子１５、 パスメモリを縦続接続するために前段パスメモ
リの記憶データを外部からパスメモリ入力部に導
くための第２の入力端子１９、 パスメモリを縦続接続するためにその記憶デー
タをパスメモリ出力部から外部に導き出すための
第２の出力端子１６、および、 該ACS回路から該パスメモリに供給されるパ
ス選択信号を外部からの制御信号によつてしや断
できる切換え回路３、 を具備することを特徴とするビタビ復号用の大規
模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30013686A JPS63153923A (ja) | 1986-12-18 | 1986-12-18 | ビタビ復号用の大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30013686A JPS63153923A (ja) | 1986-12-18 | 1986-12-18 | ビタビ復号用の大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153923A JPS63153923A (ja) | 1988-06-27 |
| JPH0361378B2 true JPH0361378B2 (ja) | 1991-09-19 |
Family
ID=17881170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30013686A Granted JPS63153923A (ja) | 1986-12-18 | 1986-12-18 | ビタビ復号用の大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153923A (ja) |
-
1986
- 1986-12-18 JP JP30013686A patent/JPS63153923A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153923A (ja) | 1988-06-27 |
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