JPH038142B2 - - Google Patents
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- JPH038142B2 JPH038142B2 JP57120946A JP12094682A JPH038142B2 JP H038142 B2 JPH038142 B2 JP H038142B2 JP 57120946 A JP57120946 A JP 57120946A JP 12094682 A JP12094682 A JP 12094682A JP H038142 B2 JPH038142 B2 JP H038142B2
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- Japan
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- phase
- terminal
- signal
- output
- metric
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/33—Synchronisation based on error coding or decoding
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はビタービ復号器のための同期回路に関
するものである。
するものである。
デイジタル通信において、伝送誤りを減らす方
法の１つにビタービ復号器がある。ビタービ復号
器の原理並びに動作については、1973年３月に米
国アイ・イ・イ・イ（IEEE）より発行されたプ
ロシーデイングスオブアイ・イ・イ・イ
（Proceedings of IEEE）の第61巻第３号の第268
頁〜第278頁に記載されている論文「ザ ビター
ビ アルゴリズム」（The Viterbi Algorithm）
に詳細に記されている。
法の１つにビタービ復号器がある。ビタービ復号
器の原理並びに動作については、1973年３月に米
国アイ・イ・イ・イ（IEEE）より発行されたプ
ロシーデイングスオブアイ・イ・イ・イ
（Proceedings of IEEE）の第61巻第３号の第268
頁〜第278頁に記載されている論文「ザ ビター
ビ アルゴリズム」（The Viterbi Algorithm）
に詳細に記されている。
ビタービ復号器を動作させるためには、送信側
において、送信符号をあらかじめ定められた方法
で符号化した符号語にして伝送する。受信側では
送信側の符号化に同期して符号語を抽出し、ビタ
ービ復号器に入力する。この同期のために従来外
部システムからの同期信号、例えばPCMのフレ
ーム同期信号等が使われていた。しかしながらこ
のような従来方法ではシステム毎に同期信号の形
式が異るためにシステム毎に同期回路の設計をし
なければならないという欠点があつた。さらにフ
レーム同期信号の得にくいシステムではビタービ
復号器の適用が困難であつた。
において、送信符号をあらかじめ定められた方法
で符号化した符号語にして伝送する。受信側では
送信側の符号化に同期して符号語を抽出し、ビタ
ービ復号器に入力する。この同期のために従来外
部システムからの同期信号、例えばPCMのフレ
ーム同期信号等が使われていた。しかしながらこ
のような従来方法ではシステム毎に同期信号の形
式が異るためにシステム毎に同期回路の設計をし
なければならないという欠点があつた。さらにフ
レーム同期信号の得にくいシステムではビタービ
復号器の適用が困難であつた。
本発明の目的は、このような従来方法の欠点を
除き、ビタービ復号器自体で符号語の同期をとる
ことのできる同期回路を提供するものである。
除き、ビタービ復号器自体で符号語の同期をとる
ことのできる同期回路を提供するものである。
以下、図面を用いて本発明の構成および動作原
理を詳細に説明する。
理を詳細に説明する。
第１図は本発明の同期回路を付加したビタービ
復号器の一実施例を示すブロツク図である。端子
１００に入力された被復号信号は移相器１０を通
してビタービ復号器２００の被復号信号入力端子
１０４に印加される。端子１０１には復号された
信号が出力される。本発明の同期回路における最
大メトリツク判定回路２０にはビタービ復号器２
００の各時点における各内部状態のメトリツク
が、また、レジスタ３０には、該メトリツクをも
つ状態番号が入力信号としてはいる。そして最大
メトリツク判定回路で最大メトリツクと判定され
たメトリツクをもつ状態番号が該レジスタ３０に
セツトされる。パス判定回路４０では、過去の時
点での最大メトリツクをもつ状態と現時点を含む
他の時点での最大メトリツクをもつ状態との間に
パスが存するか否かを判定し、その判定結果を示
す信号が積分器５０に印加され積分される。
復号器の一実施例を示すブロツク図である。端子
１００に入力された被復号信号は移相器１０を通
してビタービ復号器２００の被復号信号入力端子
１０４に印加される。端子１０１には復号された
信号が出力される。本発明の同期回路における最
大メトリツク判定回路２０にはビタービ復号器２
００の各時点における各内部状態のメトリツク
が、また、レジスタ３０には、該メトリツクをも
つ状態番号が入力信号としてはいる。そして最大
メトリツク判定回路で最大メトリツクと判定され
たメトリツクをもつ状態番号が該レジスタ３０に
セツトされる。パス判定回路４０では、過去の時
点での最大メトリツクをもつ状態と現時点を含む
他の時点での最大メトリツクをもつ状態との間に
パスが存するか否かを判定し、その判定結果を示
す信号が積分器５０に印加され積分される。
積分器５０の積分出力は最大値判定器６０に印
加される。最大値判定結果は、位相記憶器７０に
印加され、位相記憶器は最大値判定時の位相を記
憶する。位相記憶器７０の出力はスイツチ８０の
一つの端子に印加される。スイツチ８０の可動接
触子は移相器１０の移相量制御端子１０３に接続
される。切替信号発生器９０は位相制御信号を最
大値判定値６０、位相記憶器７０、およびスイツ
チ８０の他の端子に印加するとともにスイツチ８
０の切換信号を発生する。
加される。最大値判定結果は、位相記憶器７０に
印加され、位相記憶器は最大値判定時の位相を記
憶する。位相記憶器７０の出力はスイツチ８０の
一つの端子に印加される。スイツチ８０の可動接
触子は移相器１０の移相量制御端子１０３に接続
される。切替信号発生器９０は位相制御信号を最
大値判定値６０、位相記憶器７０、およびスイツ
チ８０の他の端子に印加するとともにスイツチ８
０の切換信号を発生する。
なお、後述の例でも示すようにビタービ復号用
の送信符号は、送信器へ順次入力される各情報ビ
ツトに対し、過去の複数個の情報ビツトに依存し
た複数個のビツトが出力ビツトとして、順次出力
されて構成されるため、この複数個のビツトの区
切りを示すため、同期信号（以下、単に語同期信
号と呼ぶ）が端子１０５に加えられる。該語同期
信号は、移相器１０を通して、端子１０６に出力
されビタービ復号器２００に供給される。
の送信符号は、送信器へ順次入力される各情報ビ
ツトに対し、過去の複数個の情報ビツトに依存し
た複数個のビツトが出力ビツトとして、順次出力
されて構成されるため、この複数個のビツトの区
切りを示すため、同期信号（以下、単に語同期信
号と呼ぶ）が端子１０５に加えられる。該語同期
信号は、移相器１０を通して、端子１０６に出力
されビタービ復号器２００に供給される。
第１図の破線で囲まれた部分２００はビタービ
復号器の基本的な構成を示す端子１０４に印加さ
れた被復号信号は、枝メトリツク演算器２０１に
印加され、状態番号生成器２０２で指定された
「状態」のメトリツクに対し、該状態に接続した
枝のメトリツク増分が計算される。状態番号生成
器２０２は、例えばカウンタなどを用いて構成さ
れる。該枝のメトリツク増分は、メトリツク記憶
器２０５から読み出された前記指定された状態番
号に対応するメトリツク値に加算器２０３によつ
て加算される。
復号器の基本的な構成を示す端子１０４に印加さ
れた被復号信号は、枝メトリツク演算器２０１に
印加され、状態番号生成器２０２で指定された
「状態」のメトリツクに対し、該状態に接続した
枝のメトリツク増分が計算される。状態番号生成
器２０２は、例えばカウンタなどを用いて構成さ
れる。該枝のメトリツク増分は、メトリツク記憶
器２０５から読み出された前記指定された状態番
号に対応するメトリツク値に加算器２０３によつ
て加算される。
枝選択器２０４は、加算器２０２から入力され
る各枝のメトリツク値から、各状態毎に大きなメ
トリツクを示す枝を選択し、選択したメトリツク
をメトリツク記憶器２０５に供給するとともに同
期回路へ出力する。枝選択器２０４により選ばれ
た枝に対応する送信ビツトは、パスメモリ２０６
により記憶され、収束した枝に対応する送信ビツ
ト子１０１に出力される。
る各枝のメトリツク値から、各状態毎に大きなメ
トリツクを示す枝を選択し、選択したメトリツク
をメトリツク記憶器２０５に供給するとともに同
期回路へ出力する。枝選択器２０４により選ばれ
た枝に対応する送信ビツトは、パスメモリ２０６
により記憶され、収束した枝に対応する送信ビツ
ト子１０１に出力される。
第２図はビタービ復号器のための符号器の一例
を示すブロツク図である。拘束長３、符号化率1/
２の畳込み符号器を示す。端子３０１に印加され
たデイジタル信号は、１信号入力毎に順次シフト
レジスタ３０２〜３０４に蓄えられる。シフトレ
ジスタ３０２，３０３，３０４の出力は、第１の
排他的論理和回路３０５に印加され、その出力は
端子３０６に出力される。シフトレジスタ３０
２，３０４の出力は、第２の排他的論理和回路３
０７に印加され、その出力は端子３０８に出力さ
れる。端子３０６，３０８の信号が畳込み符号と
なる。この畳込み符号は、このまま２列のデイジ
タル信号として伝送されることもあり、また第３
図のブロツク図に示す並列・直列変換器４０１に
より直列信号に変換されて伝送されることもあ
る。第２図の端子３０６，３０８の信号は、それ
ぞれ第３図の端子４０６，４０８に印加され、並
列、直列変換器４０１により直列信号に変換され
て端子４０２に出力される。
を示すブロツク図である。拘束長３、符号化率1/
２の畳込み符号器を示す。端子３０１に印加され
たデイジタル信号は、１信号入力毎に順次シフト
レジスタ３０２〜３０４に蓄えられる。シフトレ
ジスタ３０２，３０３，３０４の出力は、第１の
排他的論理和回路３０５に印加され、その出力は
端子３０６に出力される。シフトレジスタ３０
２，３０４の出力は、第２の排他的論理和回路３
０７に印加され、その出力は端子３０８に出力さ
れる。端子３０６，３０８の信号が畳込み符号と
なる。この畳込み符号は、このまま２列のデイジ
タル信号として伝送されることもあり、また第３
図のブロツク図に示す並列・直列変換器４０１に
より直列信号に変換されて伝送されることもあ
る。第２図の端子３０６，３０８の信号は、それ
ぞれ第３図の端子４０６，４０８に印加され、並
列、直列変換器４０１により直列信号に変換され
て端子４０２に出力される。
第４図ａ，ｂ，ｃは、直列信号として伝送され
る場合の同期の様子を示す概念図である。同図ａ
は端子３０１に印加された信号であり、2T毎に
新しいデイジタル信号が印加される。同図ｂは、
畳込み符号化をし、第３図の並列・直列変換器に
より直列信号に変換された端子４０２の信号を示
す。符号化率が1/2のため、Ｔ毎にデイジタル信
号が出力される。受信側においては、ｂの信号を
正しく2T毎に１語としてビタービ復号器に印加
しなければならない。もし、同図ｃに示すように
１語の区切りがＴだけ、ずれると各語が（1′，
２），（2′，３）……となり、元の語（１，1′），
（２，2′）……とは異つた語構成で、ビタービ復
号を行うため、正しい復号結果が得られなくな
る。
る場合の同期の様子を示す概念図である。同図ａ
は端子３０１に印加された信号であり、2T毎に
新しいデイジタル信号が印加される。同図ｂは、
畳込み符号化をし、第３図の並列・直列変換器に
より直列信号に変換された端子４０２の信号を示
す。符号化率が1/2のため、Ｔ毎にデイジタル信
号が出力される。受信側においては、ｂの信号を
正しく2T毎に１語としてビタービ復号器に印加
しなければならない。もし、同図ｃに示すように
１語の区切りがＴだけ、ずれると各語が（1′，
２），（2′，３）……となり、元の語（１，1′），
（２，2′）……とは異つた語構成で、ビタービ復
号を行うため、正しい復号結果が得られなくな
る。
尚、第２図端子３０６，３０８の信号を並列伝
送した場合においても、受信側において（端子３
０６，端子３０８）の対で正しく受信されず（端
子３０８，端子３０６）のような対になると、正
しく復号されない。
送した場合においても、受信側において（端子３
０６，端子３０８）の対で正しく受信されず（端
子３０８，端子３０６）のような対になると、正
しく復号されない。
端子４０２の信号は伝送路を経て第１図の端子
１００に印加されるが、本発明のように最大メト
リツクをもつた状態間にパスがあるか否かを観測
すると正しい前記語構成ができる。つまり、同期
の判定ができることを、信号対雑音比の良い場合
を例にとつて説明する。
１００に印加されるが、本発明のように最大メト
リツクをもつた状態間にパスがあるか否かを観測
すると正しい前記語構成ができる。つまり、同期
の判定ができることを、信号対雑音比の良い場合
を例にとつて説明する。
第５図ａ，ｂには、ビタービ、デコーダのトレ
リス図を示す。第５図ａは同期している場合のト
レリス図の例、第５図ｂは同期していない場合の
トレリス図の例である。
リス図を示す。第５図ａは同期している場合のト
レリス図の例、第５図ｂは同期していない場合の
トレリス図の例である。
第５図ａ，ｂにおいて、黒点は最大メトリツク
を有する「状態」を示し、太線は最大メトリツク
に関して選択されたパスを示す。
を有する「状態」を示し、太線は最大メトリツク
に関して選択されたパスを示す。
同期している場合は、第５図ａに示すように最
大メトリツクに関するパスのトレリスは、連続し
ており、最大メトリツクは枝メトリツクのとり得
る最大値になる。これに対して同期していない場
合には伝送路における誤りが50％の場合と、ほぼ
等価であり、第５図ｂに示すように最大メトリツ
クのトレリスは連続していない場合が多くなる。
このようにトレリスが連続していない場合には、
最大でなかつたメトリツクをもつ「状態」につな
がる次の「状態」のメトリツクが、次のタイムス
ロツトで最大になつたことを意味する。
大メトリツクに関するパスのトレリスは、連続し
ており、最大メトリツクは枝メトリツクのとり得
る最大値になる。これに対して同期していない場
合には伝送路における誤りが50％の場合と、ほぼ
等価であり、第５図ｂに示すように最大メトリツ
クのトレリスは連続していない場合が多くなる。
このようにトレリスが連続していない場合には、
最大でなかつたメトリツクをもつ「状態」につな
がる次の「状態」のメトリツクが、次のタイムス
ロツトで最大になつたことを意味する。
従つて、同期している場合には、最大メトリツ
クをもつ「状態」間にパスが有在している割合は
大きく、同期していない場合には小さい。従つて
パス判定回路４０の出力は積分器５０で積分し、
変動成分をとり除きつつ、とり得るすべての位相
についての積分値出力を比較し、その中で最大の
積分値出力を発生する位相を同期状態の位相と判
定することにより、同期／非同期の判定を行なう
ことができる。
クをもつ「状態」間にパスが有在している割合は
大きく、同期していない場合には小さい。従つて
パス判定回路４０の出力は積分器５０で積分し、
変動成分をとり除きつつ、とり得るすべての位相
についての積分値出力を比較し、その中で最大の
積分値出力を発生する位相を同期状態の位相と判
定することにより、同期／非同期の判定を行なう
ことができる。
該判定操作の過程を図面を用いて、更に詳しく
説明する。
説明する。
本実施例では、第６図ａに示す時刻t0からt2ま
での期間にビタービ復号器への入力位相を変化さ
せて、時刻t2において最適な位相に固定する。切
替信号発生器９０の出力は位相を切替えるための
制御信号であり時刻t2以降はスイツチ８０を切替
えて最適な位相に固定する。
での期間にビタービ復号器への入力位相を変化さ
せて、時刻t2において最適な位相に固定する。切
替信号発生器９０の出力は位相を切替えるための
制御信号であり時刻t2以降はスイツチ８０を切替
えて最適な位相に固定する。
端子４０２の信号が第１図の端子１００に印加
されたとする。そして、ビタービ復号器が動作を
開始し、同期確立を始める状態にあるとする。こ
のとき、切替信号発生器９０は、第６図ａの破線
に示すように、スイツチ８０を下方に倒す信号を
発生する。同時にａの実線に示すようにt0〜t1の
区間で、位相１の位相制御信号を60〜80に送出す
る。
されたとする。そして、ビタービ復号器が動作を
開始し、同期確立を始める状態にあるとする。こ
のとき、切替信号発生器９０は、第６図ａの破線
に示すように、スイツチ８０を下方に倒す信号を
発生する。同時にａの実線に示すようにt0〜t1の
区間で、位相１の位相制御信号を60〜80に送出す
る。
なお、第６図ａ，ｂ，ｃ，ｄは同期、非同期の
様子を説明するための概念図である。
様子を説明するための概念図である。
積分器５０の出力は、第６図ｂのように変化す
る。区間t0〜t1の最終時点t1において最大値判定
器６０は積分器出力m1を検出し、これを最大値
として記憶するとともに位相記憶器７０に位相を
記憶させる信号を発する。この結果、位相記憶器
には位相１が記憶される。次にt1〜t2の区内で切
替信号発生器は、位相２の信号を60〜80に送出す
る。このときの積分器出力は第６図ｂのように変
化する。最大値判定器はt2の時点において、積分
器出力m2を検出し、先の値m1と比較してm2の方
が大きいことを判定する。位相記憶器７０は、こ
の判定結果をもとに位相２を記憶する。
る。区間t0〜t1の最終時点t1において最大値判定
器６０は積分器出力m1を検出し、これを最大値
として記憶するとともに位相記憶器７０に位相を
記憶させる信号を発する。この結果、位相記憶器
には位相１が記憶される。次にt1〜t2の区内で切
替信号発生器は、位相２の信号を60〜80に送出す
る。このときの積分器出力は第６図ｂのように変
化する。最大値判定器はt2の時点において、積分
器出力m2を検出し、先の値m1と比較してm2の方
が大きいことを判定する。位相記憶器７０は、こ
の判定結果をもとに位相２を記憶する。
この例では畳込み符号のとり得る位相状態は２
つであるため、t2の時点で全ての位相に対する最
大メトリツクと最小メトリツクをもとにした上記
比較過程は終了する。切替信号発生器は第６図ａ
の破線に示すようにスイツチ８０を上に倒すよう
な切替信号を発生し、回路は位相２を同期状態と
してビタービ復号を実行する。
つであるため、t2の時点で全ての位相に対する最
大メトリツクと最小メトリツクをもとにした上記
比較過程は終了する。切替信号発生器は第６図ａ
の破線に示すようにスイツチ８０を上に倒すよう
な切替信号を発生し、回路は位相２を同期状態と
してビタービ復号を実行する。
第７図および第８図は、積相器の第１および第
２の実施例を、それぞれ示すブロツク図である。
２の実施例を、それぞれ示すブロツク図である。
第７図では、端子１００の被復号信号が位相素
子７１０を通して移相され、端子１０４に出力さ
れる。端子１０５の語同期信号は、そのまま端子
１０６に出力され、被復号信号と語同期信号の相
対的な時間関係が調整される。第８図では端子１
００の被復信号は、そのまま端子１０４に出力さ
れ、端子１０５の語同期信号が移相素子８０１に
より移相され、端子１０６に出力される。
子７１０を通して移相され、端子１０４に出力さ
れる。端子１０５の語同期信号は、そのまま端子
１０６に出力され、被復号信号と語同期信号の相
対的な時間関係が調整される。第８図では端子１
００の被復信号は、そのまま端子１０４に出力さ
れ、端子１０５の語同期信号が移相素子８０１に
より移相され、端子１０６に出力される。
以上の説明は、被復号信号が直列信号であると
仮定して進めてきたが、ビタービ復号器が並列信
号を入力するようになつている場合は、第９図は
ビタービ復号器への入力信号が並列である場合の
移相器の例を示すブロツク図である。端子９０
１，９０２の信号をスイツチ９０３，９０４によ
り入れ換え可能にして端子９０６，９０７に出力
することにより等価的な移相を行うことができ
る。スイツチの切換信号は、端子９０５に印加さ
れる。
仮定して進めてきたが、ビタービ復号器が並列信
号を入力するようになつている場合は、第９図は
ビタービ復号器への入力信号が並列である場合の
移相器の例を示すブロツク図である。端子９０
１，９０２の信号をスイツチ９０３，９０４によ
り入れ換え可能にして端子９０６，９０７に出力
することにより等価的な移相を行うことができ
る。スイツチの切換信号は、端子９０５に印加さ
れる。
なお、本実施例では符号化率1/2の畳み込み番
号に対しての同期をとるものとして説明したが、
他の符号化率の場合にも適用されることは明らか
である。さらに、符号化された信号が多相位相変
調されて伝送された場合に搬送波位相に最大メト
リツクを有する「状態」間にパスを、不確定性の
ある場合にも有する割合が最も大きな搬送波位相
を求めることによつて搬送波位相の不確定性を除
くことができる。
号に対しての同期をとるものとして説明したが、
他の符号化率の場合にも適用されることは明らか
である。さらに、符号化された信号が多相位相変
調されて伝送された場合に搬送波位相に最大メト
リツクを有する「状態」間にパスを、不確定性の
ある場合にも有する割合が最も大きな搬送波位相
を求めることによつて搬送波位相の不確定性を除
くことができる。
以上、詳細に説明したように、本発明によるビ
タービ復号器の同期回路は、外部システムからの
同期信号を使わずにビタービ復号器自体で語同期
を可能にするものである。
タービ復号器の同期回路は、外部システムからの
同期信号を使わずにビタービ復号器自体で語同期
を可能にするものである。
第１図は本発明による同期回路およびこれを付
加したビタービ復号器の一実施例を示すブロツク
図、第２図は畳込み符号器の一例を示すブロツク
図、第３図は並列・直列変換器を示すブロツク図
第４図ａ，ｂ，ｃは、畳込み符号器の入出力信号
を説明するための概念図、第５図ａ，ｂはパスの
トレリス図を示す図、第６図ａ，ｂ，ｃ，ｄは、
第１図に於ける各部の信号を説明するための概念
図、第７〜９図は、それぞれ移相器の例を示すブ
ロツク図である。図中１０は移相器を、２０は最
大メトリツク判定回路を、３０はレジスタを、４
０はパス判定回路を、５０は積分器を、６０は最
大値判定回路７０は位相記憶器、８０はスイツ
チ、９０は切換え信号発生器、１０３は移相制御
端子を、それぞれ示す。
加したビタービ復号器の一実施例を示すブロツク
図、第２図は畳込み符号器の一例を示すブロツク
図、第３図は並列・直列変換器を示すブロツク図
第４図ａ，ｂ，ｃは、畳込み符号器の入出力信号
を説明するための概念図、第５図ａ，ｂはパスの
トレリス図を示す図、第６図ａ，ｂ，ｃ，ｄは、
第１図に於ける各部の信号を説明するための概念
図、第７〜９図は、それぞれ移相器の例を示すブ
ロツク図である。図中１０は移相器を、２０は最
大メトリツク判定回路を、３０はレジスタを、４
０はパス判定回路を、５０は積分器を、６０は最
大値判定回路７０は位相記憶器、８０はスイツ
チ、９０は切換え信号発生器、１０３は移相制御
端子を、それぞれ示す。
Claims (1)
- １ 被復号信号入力端子と復号信号用第１の出力
端子と、取り得る内部状態を表わす状態番号の第
２の出力端子と、該状態番号の状態に対応したメ
トリツク値の第３の出力端子とをもつビタービ復
号器の同期回路であつて、移相量制御端子をもち
前記ビタービ復号器の被復号信号入力端子に入力
される被復号信号の位相を変える移相器と、前記
ビタービ復号器の第３の出力端子からの各メトリ
ツク値を入力しその中の最大メトリツクを判定す
る回路と、前記最大メトリツクに対応する状態
の、前記第２の出力端子からの状態番号を記憶す
る記憶回路と、異なつた時刻に於て判定されたそ
れぞれの最大のメトリツクに対応する状態間にパ
スが存在するか否かのパス判定回路と、前記判定
回路の出力を入力とする積分器と、前記積分器の
出力を入力信号とする最大値判定器と、この最大
値判定時の位相を記憶する位相記憶器と、前記位
相記憶器の出力を一つの被選択端子への入力信号
とし、選択端子を前記移相器の移相量制御端子に
接続するスイツチと、位相制御信号を前記最大値
判定器、位相記憶器およびスイツチの他の一つの
被選択端子に供給すると共に、前記スイツチの切
換え信号を出す切替え信号発生器とから成ること
を特徴とするビタービ復号器の同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120946A JPS5912652A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
| US06/511,774 US4527279A (en) | 1982-07-12 | 1983-07-06 | Synchronization circuit for a Viterbi decoder |
| GB08318596A GB2123655B (en) | 1982-07-12 | 1983-07-08 | Synchronization circuit for a viterbi decoder |
| FR838311533A FR2530095B1 (fr) | 1982-07-12 | 1983-07-11 | Circuit de synchronisation pour decodeur viterbi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120946A JPS5912652A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912652A JPS5912652A (ja) | 1984-01-23 |
| JPH038142B2 true JPH038142B2 (ja) | 1991-02-05 |
Family
ID=14798879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120946A Granted JPS5912652A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9656635B2 (en) | 2010-06-21 | 2017-05-23 | Valeo Systèmes d'Essuyage | Screen wiper having an integral spraying device |
-
1982
- 1982-07-12 JP JP57120946A patent/JPS5912652A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9656635B2 (en) | 2010-06-21 | 2017-05-23 | Valeo Systèmes d'Essuyage | Screen wiper having an integral spraying device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5912652A (ja) | 1984-01-23 |
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