JPH0362022B2 - - Google Patents
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- JPH0362022B2 JPH0362022B2 JP58223710A JP22371083A JPH0362022B2 JP H0362022 B2 JPH0362022 B2 JP H0362022B2 JP 58223710 A JP58223710 A JP 58223710A JP 22371083 A JP22371083 A JP 22371083A JP H0362022 B2 JPH0362022 B2 JP H0362022B2
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- JP
- Japan
- Prior art keywords
- input
- node
- voltage
- internal circuit
- reference voltage
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に関し、特に急峻な動きの
入力があつても誤動作しないように誤動作防止手
段を付加した半導体装置に関する。
入力があつても誤動作しないように誤動作防止手
段を付加した半導体装置に関する。
従来、半導体装置（半導体集積回路）に於いて
は、入力端子のインダクタンス、電源端子のイン
ダクタンス及び入力配線容量が入力信号の動きで
共振を開始し半導体装置の誤動作を起す場合があ
る。これを図面を用いて説明する。
は、入力端子のインダクタンス、電源端子のイン
ダクタンス及び入力配線容量が入力信号の動きで
共振を開始し半導体装置の誤動作を起す場合があ
る。これを図面を用いて説明する。
第１図は従来の半導体装置の一例のインピーダ
ンスを説明するための図である。
ンスを説明するための図である。
第１図において、１は半導体装置基板、２は入
力配線容量以外のECL差動入力型の内部回路、
LVCC及びLVEEは電源端子のインダクタンス（ケー
ス及びボンデイング線）、C1〜Ci〜Cm及びC1′〜
Ci′〜Cm′は入力配線容量、LI1〜LIi〜LInは半導体
装置の入力端子TINから半導体基板１内にある入
力節点a1〜an迄にそれぞれ存在する寄生のインダ
クタンスである。
力配線容量以外のECL差動入力型の内部回路、
LVCC及びLVEEは電源端子のインダクタンス（ケー
ス及びボンデイング線）、C1〜Ci〜Cm及びC1′〜
Ci′〜Cm′は入力配線容量、LI1〜LIi〜LInは半導体
装置の入力端子TINから半導体基板１内にある入
力節点a1〜an迄にそれぞれ存在する寄生のインダ
クタンスである。
第２図は第１図の交流等価回路図である。
第２図において、インダクタンスLPは第１図
のLVCCとLVEEの並列インダクタンス、容量CAlは
入力配線容量C1〜Ci〜Cm及びC1′〜Ci′〜Cm′す
べての並列容量、インダクタンスLIはLI1〜LIi〜
LInの並列インダクタンスである。
のLVCCとLVEEの並列インダクタンス、容量CAlは
入力配線容量C1〜Ci〜Cm及びC1′〜Ci′〜Cm′す
べての並列容量、インダクタンスLIはLI1〜LIi〜
LInの並列インダクタンスである。
ここで、
LVCC＝LVEE
LI1＝……＝LIi＝……LIn
C1＝……＝Ci＝……Cm
C1′＝……＝Ci′＝……＝Cm′
とする。また、内部回路２の高電位側電源端子
VCと低電位側電源端子VEとの間は内部回路で決
せられる非常に低いインピーダンスを持つている
ので交流的にはシヨート状態なので内部回路２内
のリフアレンス節点ｂと交流的には同電位と仮定
できる。
VCと低電位側電源端子VEとの間は内部回路で決
せられる非常に低いインピーダンスを持つている
ので交流的にはシヨート状態なので内部回路２内
のリフアレンス節点ｂと交流的には同電位と仮定
できる。
半導体装置の入力端子TINの電圧レベルは入力
が遷移した後は固定レベルとなる。入力端子の電
圧レベルが急峻に遷移した時を考えると、蓄えら
れる電磁エネルギーと静電エネルギーとでこの等
価回路が直列共振を開始し、入力端子側のａ点と
電源端子側のｂ点は、インダクタンスに誘起され
る電圧と容量に誘起される電圧とが逆位相で動
く。即ち、入力端子の電圧レベルが固定レベルに
達した後、この等価回路に流れる交流電流をIm
sinωtとすると、容量に誘起される電圧は
１／ωCAl Im sin（ωt−π／２）、インダクタンスに誘起される 電圧はωLP Im sin（ωt＋π／２）及びωLI Im sin （ωt＋π／２）となり、容量に誘起される電圧とは 位相がπのずれを生ずる。
が遷移した後は固定レベルとなる。入力端子の電
圧レベルが急峻に遷移した時を考えると、蓄えら
れる電磁エネルギーと静電エネルギーとでこの等
価回路が直列共振を開始し、入力端子側のａ点と
電源端子側のｂ点は、インダクタンスに誘起され
る電圧と容量に誘起される電圧とが逆位相で動
く。即ち、入力端子の電圧レベルが固定レベルに
達した後、この等価回路に流れる交流電流をIm
sinωtとすると、容量に誘起される電圧は
１／ωCAl Im sin（ωt−π／２）、インダクタンスに誘起される 電圧はωLP Im sin（ωt＋π／２）及びωLI Im sin （ωt＋π／２）となり、容量に誘起される電圧とは 位相がπのずれを生ずる。
この結果、第２図で示される交流等価回路のａ
点とｂ点とは位相がπだけずれた共振波形が直流
電圧に重畳される。ここで交流的には電源端子
TPからインダクタンスLpを介して接続されてい
る電源端子VC，VEの電圧は同相で動くため内部
回路２の交流レベルすなわちリフアレンス節点ｂ
もすべて端子VC，VEの電圧と同相で動く。この
結果、第１図に示す半導体基板１の入力節点a1〜
anの電圧と内部回路２で発生されるリフアレン
ス電圧とは逆相となる。
点とｂ点とは位相がπだけずれた共振波形が直流
電圧に重畳される。ここで交流的には電源端子
TPからインダクタンスLpを介して接続されてい
る電源端子VC，VEの電圧は同相で動くため内部
回路２の交流レベルすなわちリフアレンス節点ｂ
もすべて端子VC，VEの電圧と同相で動く。この
結果、第１図に示す半導体基板１の入力節点a1〜
anの電圧と内部回路２で発生されるリフアレン
ス電圧とは逆相となる。
第３図は従来品及び本発明における入力端子側
及び電源端子側の各点に現われる電圧の波形図で
ある。
及び電源端子側の各点に現われる電圧の波形図で
ある。
第３図で電圧波形ａ，ｂは第２図の節点ａ，ｂ
に対し、VINはECL差動入力型の内部回路２に入
力する−1.6Vと−0.8Vとの間を遷移する入力電
圧レベルであり、Vrefは−1.2Vのリフアレンス電
圧を示す。第３図に示すように、入力電圧レベル
VINがリフアレンス電圧Vrefと交差している。こ
の交差があるため、半導体装置は、入力に急峻な
動きがあるときは入力電圧レベルVINに数ns程度
の急峻な電圧遷移があるときは、内部回路２の入
力端に接続する入力節点ａおよびリフアレンス節
点ｂにそれぞれ電圧波形ａ，ｂに示す直列共振電
圧が発生して回路が誤動作を起こすという欠点が
あつた。
に対し、VINはECL差動入力型の内部回路２に入
力する−1.6Vと−0.8Vとの間を遷移する入力電
圧レベルであり、Vrefは−1.2Vのリフアレンス電
圧を示す。第３図に示すように、入力電圧レベル
VINがリフアレンス電圧Vrefと交差している。こ
の交差があるため、半導体装置は、入力に急峻な
動きがあるときは入力電圧レベルVINに数ns程度
の急峻な電圧遷移があるときは、内部回路２の入
力端に接続する入力節点ａおよびリフアレンス節
点ｂにそれぞれ電圧波形ａ，ｂに示す直列共振電
圧が発生して回路が誤動作を起こすという欠点が
あつた。
本発明の目的は、上記欠点を除去し、入力の急
峻な動きがあつたとき直列共振によつて誤動作す
ることを防いだ半導体装置を提供することにあ
る。
峻な動きがあつたとき直列共振によつて誤動作す
ることを防いだ半導体装置を提供することにあ
る。
本発明の半導体装置は、半導体基板内に設けら
れたECL差動入力型の内部回路のリフアレンス
電圧に対して高・低のレベル間を高速で遷移する
入力電圧を、外部接続用の入力端子から前記半導
体基板内の入力節点を介して前記内部回路に入力
する半導体装置において、前記リフアレンス電圧
の節点と前記入力節点との間に、逆並列接続され
たシヨツトキ障壁ダイオードまたは逆並列接続さ
れたシヨツトキ障壁ダイオードと容量素子との直
列回路を設けて構成されている。
れたECL差動入力型の内部回路のリフアレンス
電圧に対して高・低のレベル間を高速で遷移する
入力電圧を、外部接続用の入力端子から前記半導
体基板内の入力節点を介して前記内部回路に入力
する半導体装置において、前記リフアレンス電圧
の節点と前記入力節点との間に、逆並列接続され
たシヨツトキ障壁ダイオードまたは逆並列接続さ
れたシヨツトキ障壁ダイオードと容量素子との直
列回路を設けて構成されている。
次に本発明の実施例について図面を用いて説明
する。
する。
第４図は本第１の発明の一実施例の等価回路図
である。
である。
本実施例は、半導体基板１のECL差動入力型
の内部回路２のリフアレンス電圧Vrefに対して
高、低レベル間を数nsで遷移する入力電圧レベル
VINを、外部接続用の入力端子TINから半導体基
板１内の入力節点ａを介して内部回路２に入力す
る半導体装置であり、リフアレンス電圧端子
Tvrefと入力節点ａとの間にシヨツトキ障壁ダイ
オードD1，D2の逆並列回路を挿入している。
の内部回路２のリフアレンス電圧Vrefに対して
高、低レベル間を数nsで遷移する入力電圧レベル
VINを、外部接続用の入力端子TINから半導体基
板１内の入力節点ａを介して内部回路２に入力す
る半導体装置であり、リフアレンス電圧端子
Tvrefと入力節点ａとの間にシヨツトキ障壁ダイ
オードD1，D2の逆並列回路を挿入している。
第４図は本実施例の交流等価回路を示してお
り、従来例の第１図に対応する実際の回路は各入
力節点a1〜anとリフアレンス接点（ｂ）間にそれ
ぞれダイオードD1，D2の逆並列回路を設ける。
り、従来例の第１図に対応する実際の回路は各入
力節点a1〜anとリフアレンス接点（ｂ）間にそれ
ぞれダイオードD1，D2の逆並列回路を設ける。
第４図の半導体装置の入力端子TINの入力電圧
レベルVINに数nsの急峻な遷移があつて入力節点
a′とリフアレンス電圧端子Tvrefとの間の交流電位
差は、前述の通り １／ωCAlIm sin（ωt−π／２） ＝−１／ωCAlIm cosωt となる。このとき ｜−１／ωCAlIm cosωt±DCoffset｜≧VfSBD （ここでDCoffset＝入力端子とリフアレンス電
圧端子間の直流バイアス） （VfSBD＝シヨツトキ障壁ダイオードの順方向電
圧で通常は約0.4V） であれば、クランプが掛り、共振回路に蓄えられ
たエネルギーは、シヨツトキ障壁ダイオード内で
消費されて共振レベルは大幅に軽減されて誤動作
に対しても大きな動作余裕を得ることができる。
レベルVINに数nsの急峻な遷移があつて入力節点
a′とリフアレンス電圧端子Tvrefとの間の交流電位
差は、前述の通り １／ωCAlIm sin（ωt−π／２） ＝−１／ωCAlIm cosωt となる。このとき ｜−１／ωCAlIm cosωt±DCoffset｜≧VfSBD （ここでDCoffset＝入力端子とリフアレンス電
圧端子間の直流バイアス） （VfSBD＝シヨツトキ障壁ダイオードの順方向電
圧で通常は約0.4V） であれば、クランプが掛り、共振回路に蓄えられ
たエネルギーは、シヨツトキ障壁ダイオード内で
消費されて共振レベルは大幅に軽減されて誤動作
に対しても大きな動作余裕を得ることができる。
第３図の電圧波形a′，b′に示すように、入力電
圧レベルVINが数nsの急峻な波形で立ち上がつた
後、リフアレンス電圧Vrefの−1.2Vよりもシヨツ
トキ障壁ダイオードの順方向電圧VfSBDの0.4Vだ
け高い−0.8Vでクランプがかかり、エネルギー
が消費されてそれ以後の直列共振現象を抑えるこ
とができる。しかもこの順方向電圧VfSBDは0.4V
であつて入力直流電位差0.8Vの半分となるので、
このダイオードD1，D2の挿入による入力電圧歪
などの悪影響はない。
圧レベルVINが数nsの急峻な波形で立ち上がつた
後、リフアレンス電圧Vrefの−1.2Vよりもシヨツ
トキ障壁ダイオードの順方向電圧VfSBDの0.4Vだ
け高い−0.8Vでクランプがかかり、エネルギー
が消費されてそれ以後の直列共振現象を抑えるこ
とができる。しかもこの順方向電圧VfSBDは0.4V
であつて入力直流電位差0.8Vの半分となるので、
このダイオードD1，D2の挿入による入力電圧歪
などの悪影響はない。
第５図は本第２の発明の一実施例の等価回路図
である。
である。
この実施例は、内部回路２と、この内部回路２
の入力端子TINに一方の電極が接続する容量素子
CCLと、この容量素子の他方の電極にアノードが
接続し内部回路２のリフアレンス電圧端子TVref
にカソードが接続する第１のダイオードD1と、
容量素子CCLの他方の電極にカソードが接続しリ
フアレンス電圧端子TVrefにアノードが接続する
第２のダイオードD2とを半導体基板に含んで構
成される。即ち、ダイオードD1，D2と容量素子
CCLとでクランプ回路を構成する。また、ダイオ
ードD1，D2にはシヨツトキ障壁ダイオードを使
用している。容量素子CCLは直流電路を断ち、入
力直流電位差がVfSBDより大きくなる場合のシヨ
ツトキ障壁ダイオードの直流電流を切り、入力端
子に対する負荷効果を軽減し、交流成分のみ過渡
的にクランプが掛るようにしている。
の入力端子TINに一方の電極が接続する容量素子
CCLと、この容量素子の他方の電極にアノードが
接続し内部回路２のリフアレンス電圧端子TVref
にカソードが接続する第１のダイオードD1と、
容量素子CCLの他方の電極にカソードが接続しリ
フアレンス電圧端子TVrefにアノードが接続する
第２のダイオードD2とを半導体基板に含んで構
成される。即ち、ダイオードD1，D2と容量素子
CCLとでクランプ回路を構成する。また、ダイオ
ードD1，D2にはシヨツトキ障壁ダイオードを使
用している。容量素子CCLは直流電路を断ち、入
力直流電位差がVfSBDより大きくなる場合のシヨ
ツトキ障壁ダイオードの直流電流を切り、入力端
子に対する負荷効果を軽減し、交流成分のみ過渡
的にクランプが掛るようにしている。
以上詳細に説明したように、本発明によれば、
入力に急峻な動きがあつても誤動作するのを防止
することのできる半導体装置が得られる。
入力に急峻な動きがあつても誤動作するのを防止
することのできる半導体装置が得られる。
第１図は従来の半導体装置の一例のインピーダ
ンスを説明するための図、第２図は第１図の等価
回路図、第３図は従来品及び本発明品における入
力端子側及び電源端子側の各点に現われる電圧の
波形図、第４図は本第１の発明の一実施例の等価
回路図、第５図は本第２の発明の一実施例の等価
回路図である。 １……半導体基板、２……内部回路、Ｃ，C1
〜Cm，C′1〜C′m，CAl……入力配線容量、CCL…
…容量素子、D1，D2……ダイオード、L1，LI1〜
LIn……入力端子のインダクタンス、LP，LVCC，
LVEE……電源端子のインダクタンス、TIN……入
力端子、TP……電源端子、TVref……リフアレン
ス電圧端子、VC……高電位側電源端子、VE……
低電位側電源端子、VIN……入力電圧レベル、
Vref……リフアレンス電圧、ａ，a′……入力節
点、ｂ……リフアレンス節点。
ンスを説明するための図、第２図は第１図の等価
回路図、第３図は従来品及び本発明品における入
力端子側及び電源端子側の各点に現われる電圧の
波形図、第４図は本第１の発明の一実施例の等価
回路図、第５図は本第２の発明の一実施例の等価
回路図である。 １……半導体基板、２……内部回路、Ｃ，C1
〜Cm，C′1〜C′m，CAl……入力配線容量、CCL…
…容量素子、D1，D2……ダイオード、L1，LI1〜
LIn……入力端子のインダクタンス、LP，LVCC，
LVEE……電源端子のインダクタンス、TIN……入
力端子、TP……電源端子、TVref……リフアレン
ス電圧端子、VC……高電位側電源端子、VE……
低電位側電源端子、VIN……入力電圧レベル、
Vref……リフアレンス電圧、ａ，a′……入力節
点、ｂ……リフアレンス節点。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に設けられたECL差動入力型
の内部回路のリフアレンス電圧に対して高・低の
レベル間を高速で遷移する入力電圧を、外部接続
用の入力端子から前記半導体基板内の入力節点を
介して前記内部回路に入力する半導体装置におい
て、前記リフアレンス電圧の節点と前記入力節点
との間に、逆並列接続されたシヨツトキ障壁ダイ
オードを設けたことを特徴とする半導体装置。 ２ 半導体基板内に設けられたECL差動入力型
の内部回路のリフアレンス電圧に対して高・低の
レベル間を高速で遷移する入力電圧を、外部接続
用の入力端子から前記半導体基板内の入力節点を
介して前記内部回路に入力する半導体装置におい
て、前記リフアレンス電圧の節点と前記入力節点
との間に、逆並列接続されたシヨツトキ障壁ダイ
オードと容量素子との直列回路を設けたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22371083A JPS60115252A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22371083A JPS60115252A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60115252A JPS60115252A (ja) | 1985-06-21 |
| JPH0362022B2 true JPH0362022B2 (ja) | 1991-09-24 |
Family
ID=16802448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22371083A Granted JPS60115252A (ja) | 1983-11-28 | 1983-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115252A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988010384A1 (fr) * | 1987-06-17 | 1988-12-29 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Systeme de transmission de force motrice utilisant une courroie crantee |
| JP6213006B2 (ja) * | 2013-07-19 | 2017-10-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858763A (ja) * | 1981-10-05 | 1983-04-07 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-28 JP JP22371083A patent/JPS60115252A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60115252A (ja) | 1985-06-21 |
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