JPH0362243A

JPH0362243A - 情報処理システムにおいてメモリアクセスを速くする装置

Info

Publication number: JPH0362243A
Application number: JP2099157A
Authority: JP
Inventors: Laurent Ducousso; ローラン　デュクゥソ; Philippe Vallet; フィリップ　ヴァレ
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1989-04-13
Filing date: 1990-04-13
Publication date: 1991-03-18
Also published as: ES2060091T3; JPH0529946B2; DE69010549T2; EP0394115B1; FR2645987B1; US5295253A; FR2645987A1; EP0394115A1; DE69010549D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、情報処理システムの分野に関するものであり
、特にξこれらのシステムの主記憶装置中に記憶された
情報へのアクセスの加速に関するものである。

情報処理システムの中央サブシステムは、通常、３種の
装置を備える。すなわち、プロセッサ、主記憶装置を形
成するメモリモジュール及び入力−出力コントローラで
ある。従来、プロセッサは、バスを介して、メモリモジ
ュールと接続する。このバスによってプロセッサと主記
憶装置間のアドレッシングとデータ転送を行うことがで
きる。プログラム命令を実施するためには、そのオペラ
ンドを主記憶装置中に探索しなければならない。連続し
たプログラム命令を実行する場合も同様である。多重プ
ログラミングで作動するシステムの場合、メモリはプロ
グラム間での多重化を可能にするように分割されなけれ
ばならない。そのためには、通常、ページング技術と組
み合わせた仮想アドレッシングを使用する。このページ
ング技術とは、アドレス可能な空間、すなわち、「仮想
空間」を「ページ」と呼ばれる一定のサイズの区間に分
割することからなる。このようなシステムでは、実行中
のプログラムは仮想空間をアドレスすることができる。

主記憶装置の一部は、その仮想空間に対応しなければな
らない。従って、論理または仮想アドレスは、物理アド
レス、すなわち、メモリのアドレッシングを可能にする
実際のアドレスに変換されなければならない。

アドレッシングを必要とする命令は、それを実行するプ
ロセッサが結果として仮想アドレスを有するアドレスの
発生を実施することができるようにする表示を含む。通
常、この仮想アドレスはセグメント化されており、すな
わち、セグメント番号とページ番号とページ中のディス
プレイスメントによって構成されている。セグメント番
号は、それ自体、セグメントのテーブル番号とこのテー
ブル内でのディスプレイスメントに更に分割される。

メモリ内で、このセグメント化されたアドレスに組合わ
された情報にアクセスするためには、複数のメモリアク
セスが必要である。まず、このテーブル内で、その処理
（実行中のプログラム）に割り当てられた空間にアクセ
スし、セグメントのテーブル番号を使用して、対応する
セグメントテーブルの実アドレスを得て、セグメントテ
ーブル内のデイ゛スプレイスメントに応じて、ページテ
ーブルの実アドレスを計算することのできるセグメント
の記述子にアクセスし、最後に、このページテーブル内
のディスプレイスメントを決定するページ番号に応じて
、メモリにアドレッシングすることのできるページの実
アドレスを得る。１ワードまたは１バイトの実アドレス
は、ページの実アドレスと、仮想アドレスの最下位部分
によって規定されたこのページ内でのディスプレイスメ
ントとを結合することによって得られる。

また、メモリアクセスの実行は、特に、プロセッサやメ
モリモジュールと共通のバスを使用するため、かなりの
時間がかかる。従って、システムの性能を改善するため
に、原則的に各々のアドレッシングを必要とする連続し
たメモリアクセスを可能な限り避けるようにする。さら
に、大部分の処理はロケーション特性を示し、それに応
じて、その実行の所定の・フェイズの間、処理によって
使用されるページ数は、それに割り当てられたページの
総数に対して極めて少ない。

この特性を利用して、仮想アドレスの実アドレスへの変
換を速くすることができる。そのために、高速メモリも
しくはレジスタ内に仮想アドレスと組み合わされた実ア
ドレスＱＩ！数のセットを記憶する。このアドレスのセ
ットは、「エントリ　（対応表）」と呼ばれ、実行中の
プログラムによって使用される。次に、仮想アドレスを
実アドレスに変換するために、連想的にこの高速メモリ
にアクセスし、変換すべき仮想アドレスが高速メモリ中
に存在するかどうかをさがす。存在する場合、主記憶装
置にアクセスしなくても、実アドレスが直接得られる。

局在性は、また、最も最近に参照されたページを常に維
持しているサイズの小さな複数の高速メモリによって構
成されているキャッシュメモリ（「キャッシュ」と呼ば
れることもある）の使用に基づくことがある。新しい参
照がすでにキャッシュメモリに存在する情報に関するも
のである見込みが高い時、明らかに情報へのアクセス時
間は減少される。仮想アドレスの実アドレスへの変換と
同様に、キャッシュメモリは、キャッシュメモリ中に存
在するページの実アドレスを含むテーブルを備える。デ
ィレクトリと呼ばれるこのテーブルを連想的に参照して
、実アドレスデータに組み合わされた情報がキャッシュ
メモリに含まれているかどうかを調べることができる。

含まれている場合、ｌワードまたはバイトを得て、この
１ワードまたはバイトの仮想アドレスの最下位部分を利
用して、キャッシュメモリにアドレッシングする。

以下の説明では、キャッシュメモリの問題にも同様の考
察を当てはめることができるので、アドレス変換に関す
る問題についてのみ説明する。実際、どちらの場合も、
問題は、ページアドレスに組み合わされた情報を迅速に
得ることにある。アドレス変換の場合、ページアドレス
は仮想アドレスであり、組み合わされた情報は対応する
実アドレスであるが、キャッシュメモリの場合、ページ
アドレスは実アドレスであり、組みあわされた情報はペ
ージに含まれるデータの全体によって構成されている。

上記のように、アドレス変換高速メモリは、複数のレジ
スタ、または、より一般的には、複数のロケーションを
備え、その各々に仮想アドレスとそれに組み合わされた
実アトＰスからなるエントリを記憶するこのとのできる
連想メモリである。

各エントリには、アクセス権フラッグや、書き込みアク
セスがこのエントリに組み合わされたページ中で実行さ
れたことを示すフラッグ等の補足的な情報が伴うことが
ある。また、各エントリは、所定の論理値について、組
み合わされたエントリが有効であることを示す存在フラ
ッグに組み合わされている。これらの存在フラッグは、
初期化の際、すなわち、問題のプロセッサで処理が開始
されるたびに、例えば、０に設定される。次に、処理が
新しいページを使用するにつれて、組み合わされたエン
トリは連想メモリにロードされ、同時に、存在フラッグ
は１に設定される。メモリアクセスを実行しなければな
らない時、仮想アドレスを連想メモリに含まれた各仮想
アドレスと比較して、存在フラッグが１の時に探索中の
仮想アドレスとメモリに含まれる仮想アドレスの１つと
の間に一致があると、対応する実アドレスは、実アドレ
スレジスタの簡単な読出しによって直接帯られる。

この変換システムを実際に実現可能にするためには、連
想メモリのサイズが限定されなければならないことは明
らかである。その結果、ある処理のためには、このサイ
ズはこの処理に使用される全部のページのエン）　ＩＪ
を含むには不十分であることがある。従って、連想メモ
リが一杯の場合、存在するエントリの１つを排除して、
その場所に新規なエントリをロードすることを考えなけ
ればならない。そのため、排除すべきエントリを選択す
るための置換アルゴリズムを使用する。多数のアルゴリ
ズムが既に提案されており、例えば、以下のものがある
。

−ＦＩＦ○（ｆｉｒｓｔ　ｉｎ　ｆｉｒｓｔ　ｏｕｔ）
　；最も古イエントリが除去される。

−ＲＡＮＤ（ｒａｎｄｏｍ　ｃｈｏｉｃｅ）　　；　エ
ントリを偶然に選択する。

−Ｌ　Ｆ　Ｕ（ｌｅａｓｔ　ｆｒｅｑｕｅｎｔｌｙ　ｕ
ｓｅｄ）　　；使用頻度が最も低いエントリを排除する
。

−ＬＲＵ（ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ）
　　；最も昔に使用されたエントリを置換する。

ＬＲＵアルゴリズムは、理論的には良好な結果を示すが
、実際には、疑似ＬＲＵと呼ばれる、単純化されたバー
ジョンを使用するのが好ましい。

実際、ｎ個のエン）　ＩＪを管理するためには、本当の
ＬＲＵはエントリごとにｌｏｇ、　（ｎ）ビットの存在
と管理を必要として、最近使用されたエントリの順序を
保つ。一方、疑似ＬＲＵは、エントリごとに参照ビット
もしくは参照フラッグと呼ばれる１個のビットを使用す
るだけでよい。

疑似ＬＲＵアルゴリズムによると、参照ビットは、それ
に組み合わされた存在するエントリが使用される時、最
初の論理値（例えば、１）に設定される。連想メモリが
一杯なのに新しいエントリをロードしなければならない
時、すなわち、存在フラッグが全部１の時、除去すべき
エントリは、ロードの順番において時間的に最も古いも
のであり、その参照ビットは０である。飽和に達した時
、すなわち、参照ビットが１つを除いて全部ｌになった
時、全ての参照ビットを０に再設定し、参照ビットが０
になったエントリを新しいエントリで置換する。この瞬
間から、ページの使用の時間的順序は失われる。

発明が解決しようとする課題局在化現象とプログラムの実行中に生じるメモリアクセ
スの頻度が大きいことを考慮すると、情報処理システム
の性能は、その大部分が連想メモリの機能の迅速さによ
って決定する。従って、そのため、連想読み出し回路と
存在及び参照フラッグ管理回路を最適化して、それらの
フラッグの参照が動作速度を遅くしないようにするとよ
い。

また、本発明は、フラッグの論理状態が何であれ、２相
のクロックでの動作を可能にし、すなわち、２つのクロ
ックパルスに対応するサイクルタイムの間に連想読み出
しの実行とフラッグの対応する参照を可能にすることの
できる加速装置を提７案して、この問題を解決をするこ
とを目的とする。

課題を解決するための手段そのため、本発明による装置は、以下のように作動する
ように設計された。

一第１のクロック位相の間、変換すべきアドレスと高速
メモリに含まれた各アドレスとの比較を実施し、飽和状
態の判定を実施し、この判定の結果をラッチする。

一第２のクロック位相の間、第１の位相の間にラッチさ
れた一致信号とラッチされた判定信号に応じて、参照フ
ラッグを再書込みする。

より詳細には、本発明は、情報処理システムの主記憶装
置に含まれた情報へのアクセスを速くするための装置で
あって、このシステムは、上記主記憶装置のアドレッシ
ングによって上記情報にアクセスすることができ、アド
レスと組み合わされた情報によって懲戒された組が「エ
ントリ」と呼ばれ、上記装置は複数のロケーションによ
って構成された高速メモリを備え、各ロケーションは、
上記エントリの１つを記憶することができ、また、当初
０に設定された存在及び参照フリツブフロップに接続さ
れ、エントリが上記の接続されたロケーションにロード
されると上記存在フリップフロップは論理値ｌにされ、
上記高速メモリは比較手段に接続されており、この比較
手段は、各ロケーションに、探索中の情報のアドレスが
そのロケーションに存在するエントリのアドレスに一致
した時論理値１をとる一致信号を生成させ、上記装置に
は２相の同期信号が入力され、上記一致信号は、上記の
同期信号の第１の位相中に判定され、この第１の位相に
よって制御された記憶手段の入力に入力され、この第１
の位相でラッチされた一致信号を生成し、上記装置は更
に、第１の位相中に上記参照フリップフロップと上記一
致信号の状態に応じて判定信号を生成するための共通制
御回路を備え、該判定信号は上記高速メモリの飽和状態
を示し、上記共通制御回路は上記判定信号の記憶手段を
備え、上記判定信号は、上記第１の位相でラッチされた
判定信号を生成するように上記第１の位相によって制御
され、上記装置は上記第２の位相の間活性化した参照フ
リップフロップの各々の管理回路を備え、該参照フリッ
プフロップがラッチされた判定信号とそのラッチされた
一致信号に応じて該参照フリップフロップを制御するこ
とを特徴とする装置を提供することを目的とする。

実施の問題点の１つは、参照フリップフロップの飽和状
態を検出し、２相のクロックの１つの位相サイクルの間
Ｏへのリセットを実施するために使用される装置に関す
るものである。

本発明の１つの特徴によると、この状態は、エントリに
組み合わされた変数の論理積に適用されるＮＯＲ論理演
算として決定される複合論理関数を生成する判定回路に
よって検出され、変数の論理積は各々参照ビットの反転
信号と各エントリに組み合わされた一致信号の反転信号
との論理積と定義される。

本発明の１実施態様（正の論理とされている）によると
、この判定回路は、０ＭＯ８技術によって形成され、上
記の第２の位相の間にプリロードされる判定線を備え、
上記高速メモリの各ロケーションは縦続接続された２つ
のＮＭＯＳトランジスタに接続されて、上記判定線は上
記の縦続接続のトランジスタの各々を介してアースに接
続されており、各ロケーションでは、上記第１の及び第
２のトランジスタの各ゲートには、各々参照フラッグ及
び一致信号の反転信号が入力されることを特徴とする。

本発明のその他の特徴及び詳細な実施態様を添付図面を
参照して、以下に説明する。

実施例第１図は、本発明を実施することのできる情報処理シス
テムの装置の概略図である。この装置は、高速メモリま
たは連想メモリ１を備える。このメモリは、そのコント
ローラ２とプロセッサの他の回路３に接続されている。

従来の方法では、プロセッサは、回路３を介して主記憶
装置（図示せず）に接続されていた。回路３は、アドレ
ス変換に関するものを除いて、他の全部のプロセッサの
処理手段を備える。特に、通常、マイクロプログラミン
グされたアドレス生成ユニットを備えており、求められ
ている情報の仮想アドレスＡＶを命令から計算する。回
路３のマイクロプログラムにより、テーブル内を探索し
て、仮想アドレスに応じて実アドレスを得る。このアド
レス変換は、ｎ個の仮想アドレスレジスタＲＡＶと同じ
数の実アドレスレジスタＲＡＲによって構成されている
連想メモＩＪ　Ｌによって、加速される。メモリ１は、
また、ｎ個のフリップフロップＢＰＨの装置を備えてお
り、このフリップフロップは各々仮想アドレス及び実ア
ドレスのレジスタに接続されている。行ｉの仮想アドレ
スレジスタに含まれた仮想アドレスＡ　Ｖ　ｓ　と同じ
行の実アドレスレジスタに含まれた実アドレスＡＲｓは
、エントリｉを構成する。このエントリｉは、存在フラ
ッグＰＲ１に組み合わされている。このフラッグの論理
値は、対応する存在フリップフロップの状態に対応する
。コンパレータ４は仮想アドレスレジスタＲＡＶの出力
ＡＶに接続されており、マイクロプログラム回路から変
換すべき仮想アドレスＡＶを受ける。比較回路４は、存
在フリッププロップＢＰＲの出力ＰＲｓの信号によって
有効化される。回路４は、一致信号ＨＩＴｓを出力する
。この信号の論理値は、求めていた論理アドレスとレジ
スタＲＡＶに含まれた論理アドレスの１つが等しシ）こ
とを示す。信号ＨＩＴ＋　は、有効化回路８に入力され
る。この回路は、アドレス変換が成功したかどうかを示
すアドレス有効化信号ＡＤ　　ＶＡＬをマイクロプログ
ラム回路に出力する。

失敗の場合、信号ＡＤ　　ＶＡＬはテーブル内で探索マ
イクロプログラムを始動させ、実アドレスを得る。探索
が実施されると、組み合わされた仮想アドレスＡＶ、と
実アドレスＡＲ，は、各々、仮想アドレスレジスタと実
アドレスレジスタの人力インターフェース５及び６に入
力され、各々、書き込み制御信号Ｗ　ＲＶ　ｉ及びＷＲ
Ｒｉの制御下でこれらのレジスタ゛の１つに書き込まれ
る。

変換が成功した場合、一致信号ＨＩＴｉはインターフェ
ース７によって、求めていた変換を含むアドレスレジス
タの読出しを実施させる。

コントローラ２は、複数の参照フリップフロップＢＲＦ
を備える。これらのフリップフロップは、各々、メモリ
１のロケーションに組み合わされている。フリップフロ
ップＢＲＦの状態ＲＦ　ｔ　は、制御回路９によって決
定されている。この制御回路９には一致信号ＨＩＴｓが
入力され、また、この制御回路は参照フリップフロップ
ＢＲＦの出力ＲＦｉ　に接続されている。存在フリップ
フロップＢＰＲと参照フリップフロップＢＲＦの出力に
接続された選択回路１０は選択信号Ｓｌを出力し、この
信号は、ロード制御回路１１に人力される。このロード
制御回路１１は、前記の信号ＷＲＶｉとＷＲＲｌを出力
する。この選択信号ＳＮによって、テーブルに存在しな
い新しいエントリをロードすべきである仮想アドレスレ
ジスタと実アドレスレジスタを決定することができる。

書き込み制御Ｗ　ＲＶ　ｉとＷ　ＲＲｓ　は、選択信号
Ｓｉとマイクロプログラム回路によって出力される書き
込み制御共通信号ＷＲＲ，ＷＲＶにに応じてロード制御
回路１１によって決定される。また、マイクロプログラ
ム回路３は、存在フリップフロップ及び参照フリップフ
ロップを０にリセットする信号Ｒ３を出力する。

第１図の装置は、以下の方法で動作する。仮想アドレス
ＡＶを変換すべき時、マイクロプログラム回路はコンパ
レータ４の入力にこのアドレスを配置する。一致の場合
、信号ＨＩ　Ｔ、は求めていた変換を含む実アドレスレ
ジスタを有効化し、回路８は信号ＡＤＶＡＬによってこ
のアドレスを有効化する。一致信号ＨＩＴｉ、高速メモ
リに存在するエントリ数及び参照フリップフロップの前
段の状態ＲＦ　ｓに応じて、制御回路９はこの参照フリ
ップフロップの状態を再活性化する。これらの７リツプ
フロツプの新規な状態ＲＦ　＞及び存在フラッグＰＲ，
に応じて、選択回路ｌＯは選択信号Ｓｉを再活性化し、
ロードされるべき次のエントリが書き込まれる新規なレ
ジスタを決定することができる。

失敗の場合、この状態は、テーブル内でリサーチマイク
ロプログラムを再始動させる信号ＡＤＶＡＬによって信
号化される。リサーチを実施すると、対応するエントリ
ＡＶ、　、ＡＲ，はインターフェース５及び６の入力に
存在する。次に、このエン）　ＩＪは、書き込み信号Ｗ
ＲＲＳＷＲＶ及び選択信号Ｓｌに応じて回路１１の制御
下でロードされる。この選択されたレジスタにエントリ
がロードさると、マイクロプログラムは変換すべき仮想
アドレス変換の新規な試みを実施する。

この実施態様の特徴によると、制御回路９はメモリ中に
存在するエントリ数を考慮する。この数が所定の閾値ｔ
より小さい限り、参照フラッグＲＦ１は変わらず、従っ
て、例えば、ディスパッチングに続いて、処理の実施の
始めに信号Ｒ５によって与えられた初期値（例えば、０
）を維持する。

存在するエントリ数がｔの値に達するかそれ以上になる
と、フラッグＲＦ　＋　は従来のアルゴリズム疑似ＬＲ
Ｕによって変更される。以下の説明で、この闇値が実際
にどのようにして検出されるかを説明する。

閾値は、ｎ−ｔの最大値を求めることによって決定され
る。このｎ−ｔは、闇値に達した時と連想メモリが一杯
になった時との間にロードされたエントリ数に対応する
。そのため、特に、２つのディスパッチングと再使用さ
れたページの古さとの間で、処理によって使用されるエ
ン）　ＩＪ数についての統計データを使用することがで
きる。もし１つの解決法は、闇値を変化させながら、プ
ログラムの特性でシステムの機能シミュレーションを実
施することである。

非限定的な実施例として、ｎ＝３２のマイクロプロセッ
サ型汎用コンピュータの場合、ｔ＝２４を選択する。

第２図は、エントリの１つに組み合わされたメモリｌの
一部分を図示したものである。想定されたエントリｌの
仮想アドレス及び実アドレスは、各々、仮想アドレスレ
ジスタＲＡＶＩ　と実アドレスレジスタＲＡ　Ｒｔ　に
含まれている。仮想アドレスＲＡ　Ｖ　ｔの並列出力Ａ
　Ｖ　ｔ　はコンパレータ４の比較回路１４の第１の入
力に接続されており、その第２の入力にはレジスタＲｃ
によって出力された変換すべき仮想アドレスＡＶが入力
される。存在フリップフロップＢＰＲｓの出力ＰＲｓ　
は、回路１４の有効入力に接続されている。また、出力
ＰＲ。

は、コントローラ２に接続されている。回路１４の出力
は、一方はコントローラ２に、他方は同期化ゲート１７
の入力に接続されている。ゲート１７は、クロック信号
の第１の位相ＣＫＩによって同期化される。

実アドレスレジスタＲＡ　Ｒｉの並列出力は、同期化ゲ
ート１７の出力信号ＲＤｉによって有効化される増幅器
１８Ｂの入力に接続されている。信号ＲＤＩは、また、
増幅器１８Ａを有効化し、増幅器１８Ａは、論理値１に
対応する電圧をその入力に受ける。増幅器１８Ａ及び１
８Ｂから出力−された信号ＡＤＶＡＬ及びＡＲｌ　はマ
イクロプログラム回路に送られる。

レジスタにロードされるべき仮想アドレス及び実アドレ
スＡＶ、　、ＡＲ，は、当初、マイクロプログラム回路
の出力Ｒ８のレジスタに配置される。

レジスタＲ＠の並列出力は、増幅器１５及び１６を介し
てレジスタの並列人力ＲＡＶｉ及びＲＡＲｌ　に接続さ
れている。増幅器１５及び１６は、各々コントローラ２
によって出力された信号ＷＲＶｉ及びＷ　ＲＲ＋によっ
て有効化される。

第２図の回路は、以下のように作動する。クロック（図
示せず）は、２つの位相のクロック信号ＣＫＩ及びＣＫ
２を出力する。位相ＣＫ２の間、マイクロプログラム回
路はレジスタＲ，，内に変換すべき仮想アドレスを配置
する。次の位相ＣＫＩの間、このアドレスを回路１４中
でレジスタＲＡ　Ｖ　ｌに含まれる仮想アドレスＡ　Ｖ
　ｉ　に比較する。これらのアドレスＡＶとＡ　Ｖ　ｉ
が異なる時、または、存在フラッグＰＲＩが０の時、一
致信号ＨＩＴｔは０の値をとる。その結果、位相ＣＫＩ
の間、増幅器１８Ａ及び１８Ｂは高インピーダンス状態
に維持される。

反対に、アドレスＡＶとＡ　Ｖ　ｓが同じで、存在フラ
ッグＰＲ，が１の時、一致信号ＨＩ　Ｔ　＋　は１の値
をとる。このように、位相ＣＫＩの間、レジスタＲＡ　
Ｒｔ　に含まれる実アドレスＡ　ＲＬ　は、増幅器１８
Ｂを介してマイクロプログラムに転送される。同時に、
信号ＡＤ　　ＶＡＬは１であり、このようにして変換の
成功を表示する。メモリの他のエントリに組み合わされ
た増幅器１８Ａはワイヤード○Ｒ機能を実施する。これ
は、好ましくは、位相ＣＫ２中にあらかじめ充電され、
位相ＣＫＩ中に信号ＲＤ　ｔによって選択的に放電され
た線を介して、実施することができる。

高速メモリ内に新規なエントリをロードするには、まず
、レジスタ長０内にエントリの仮想アドレスＡＶ、を配
置し、仮想アドレスの書き込み制御信号ＷＨＶを活性化
する。レジスタＲＡＶｉが選択された時、コントローラ
２のロード回路１１は信号ＷＲｖ、を出力して、増幅器
１５を有効化させる。同様に、対応する実アドレスＡＲ
＠を出力レジスタＲ１に配置して、信号Ｗ　ＲＲｔ　は
増幅器１６を有効化させる。

第３図は、参照フリップフロップＢＲＦとその制御回路
９を詳細に図示したものである。制御回路９は、１つの
共通制御回路１９Ｂと複数の７リツプフロツプＢＲＦの
管理回路１９Ａに分解される。

連想メモリの配置（レジスタのセット）は表示１．２・
・・、１１　・・・、ｎによって参照されるので、それ
らに各々フリッププロップＢＲＦ、、ＢＲＦ２、・・・
、ＢＲＦｔ、・・・、ＢＲＦＩ、を組み合わせる。各７
リツププロツプＢＲＦｓ　は、組み合わされた管理回路
ＧＲＦによって出力された信号ＷＲＦｉ　によって制御
される。出力ＲＦ、、ＲＦ２、・・・、ＲＦｔ　、　　
・・・、ＲＦ、、は、共通制御口１ａ１９　Ｂに接続さ
れており、各管理回路ＧＲＦに１へのセット信号Ｖと０
へのリセット信号ＣＬ２とを出力する。回路１９Ｂは、
また、一致信号ＨＩＴｔ　５ＨＩＴ、　、・・・、ＨＩ
Ｔｓ、・・・ＨＩ　Ｔ、を受ける。

各管理回路ＧＲＦは、組み合わされた一致信号ＨＩ　Ｔ
　ｔのフリップフロップＢＨＬによる位相ＣＫ１でのラ
ッチによって得られた信号ＨＬｓを受ける。

第３図は、第４図及び第５図によって説明される。第４
図及び第５図は、各々、共通制御回路１９Ｂ及び管理回
路ＧＲＦの実施態様を詳細に図示したものである。以下
の説明は、正の論理で行われる。

第４図の共通制御回路１９Ｂは、判定回路１９Ｃ１７リ
ツプフロツプＢＣＬ及び同期化回路１９Ｄとによって構
成されている。

判定回路１９Ｃは、判定線ＣＬを備える。この判定線の
状態は、高速メモリが飽和状態に達しているかどうかを
示す。判定回路１９Ｃは、ＣＭ　ＯＳ技術の複雑な論理
ゲートによって構成されている。

その線ＣＬは、ＰＭＯＳトランジスタＰ１及びＰ２を使
用して、位相ＣＫ２の間にあらかじめロードされる。線
ＣＬは、信号ＨＩＴｚ”及びＲＦｉ”に応じて決定され
る。これらの信号は、各々、高速メモリ内に含まれたエ
ントリに組み合わされた一致信号ＨＩＴ＊及び参照信号
ＲＦ　ｔの反転信号である。線ＣＬの状態は、位相ＣＫ
１によってフリノブフロップＢＣＬ中にラッチされる。

このフリップフロップは、ラッチされた判定信号ＣＬＩ
を出力する。

線ＣＬは、共通のＮ　Ｍ　ＯＳ　）ランジスタＮ３と、
各エントリごとに、２つのＮＭＯＳトランジスタＮｌ及
びＮ２で形成された直列回路を介してアースＶＳＳに接
続されている。その２つのＮＭＯＳトランジスタＮ１及
びＮ２のゲートには、各々、組み合わされたエン）　Ｉ
Ｊの信号ＲＦｔ”及びＨＩＴｔ”が人力される。この構
成によって、論理関数を演算（位相ＣＫＩの間に計算）
することができる。

ＣＬ＝ΣＩ（ＲＦｉＩ−ＨＩＴｔ〉（但し、上記式において、Σ０は、論理積ＲＦ、”・Ｈ
ＩＴｓ”の全体に当てはめられるＮＯＲ関数である。〉位相ＣＫ２の間ブロックされたトランジスタＮ３は、Ｃ
Ｌ線のプリロードに役立つ。

従って、全てのフラッグが０に初期化された連想メモリ
の作動の最初から、飽和状態に達しておらず、この状態
が一致がある場合だけを除いて、参照フラッグが全部１
である場合に対応する限り、ＣＬ線は各判定フェイズで
放電する。一致がある場合、ＣＬ線は判定フェイズの間
論理値１を保持し、このようにして飽和状態に達したこ
とを信号化する。

同期化回路１９Ｄは、３つの入力を有するＡＮＤゲート
２１を備える。第１の入力にはラッチされた判定信号Ｃ
ＬＩが入力され、第２の入力には位相ＣＫ２が、第３の
入力には作動許可信号ＵＳＥが入力される。ＵＳＥ信号
は、マイクロプログラム回路によって出力される作動制
御信号である。

また、同期化回路１９Ｄは、３つの入力を有するＮＡＮ
Ｄゲート２０を備える。この３つの入力には、各々、ク
ロックの位相ＣＫ２、ＵＳＥ信号及び高速メモリのロー
ド限界に達した時１の値をとる閾値信号ＰＲｔが人力さ
れる。ゲート２０は、信号Ｖ＊を出力する。この信号Ｖ
０は、１にあらかじめ決定される信号Ｖの反転信号であ
る。ロケーションが所定の順序でロードされているなら
ば、閾値信号は、フリップフロップＢＰＲ，の続出しに
よって容易に得られる。その範囲は、閾値に等しく、あ
らかじめ選択されたものである。

第５図は、参照フリップフロップＢＲＦｉと接続された
管理回路ＧＲＦを図示した者である。フリップフロップ
Ｂ　ＲＦ　ｒ　は、互い違いに接続されたインバータに
よって簡単に構成されている。これらのインバータは、
参照フラッグＲＦｉ及びその反転信号ＲＦ１＊を出力す
る。

フリップフロップＢＲＦｉの状態ＲＦ　ｔ　は、線Ｗ　
ＲＦ　＋　によって制御される。線ＷＲＦ、は、２つの
ＮＭＯＳトランジスタＮ４、Ｎ５によって構成された直
列回路を介してまたはＮＭＯＳトランジスタＮ６を介し
て放電される。トランジスタＮ４、Ｎ５及びＮ６のゲー
トには、各々、信号ＨＬｉの反転信号であるＨＬｓ”″
、ＣＬ２信号及びＲ５信号が入力される。その結果、Ｈ
Ｌ　ｉ信号が０で、Ｒ３信号が１の時またはＣＬ２信号
が１の時、Ｗ　ＲＦ　ｓ線は放電される。このように、
接続されたレジスタに含まれた仮想アドレスが変換すべ
き仮想アドレスと一致しない時、飽和状態が検出される
と、フリップフロップＢ　ＲＦ　ｔ　は０にされる。

ＷＲＦ、線は、２つのＰＭＯＳトランジスタＰ３、Ｐ４
によって形竜された直列回路を介して、論理値ｌにされ
る。このＰＭＯＳトランジスタＰ３及びＰ４のゲートに
は、ＨＬｚ”及びＶ＊倍信号入力される。この構成によ
って、■及びＨＬｉ信号が１の時、すなわち、閾値に達
せずに、求めている仮想アドレスがレジスタ内に含まれ
ている仮想アドレスと一致する時、フリップフロップＢ
　ＲＦ　ｔは１にされる。

第６図のタイミングチャートを参照して、第３図、第４
図及び第５図の回路の完全な機能を以下に説明する。

第６図のタイミングチャートは、共通制御回路１９Ｂに
よって生成した信号ＣＬＳＣＬＩ、ＣＬ２及び連想メモ
リのエントリｉに組み合わされた信号ＨＩ　Ｔｓ　、Ｈ
Ｌｔ及びＲＦ　ｓの時間を関数とした変動を図示したも
のである。使用されているエントリｉは存在しており、
すなわち、フラッグＰＲ１は１であるが分かる。また、
既に閾値に達しており、位相ＣＫ２の間、従って、この
位相の開信号Ｖ＊がこの０の時、すでに閾値に達してい
る、すなわち、信号Ｖが１であると考えられる。さらに
、最初の時ｔ。の時、参照フラッグＲＦ、及びラッチさ
れた判定信号ＣＬＩはどちらも０であると考える。

ｔｏの時から、位相ＣＫ２の間は、回路１９ＣのＣＬ線
のプリロードが実施される。１．の時から、次の位相Ｃ
ＫＩの間、１をとると仮定された一致信号ＨＩＴ、の判
定が実施される。この位相の間、信号ＨＩＴ、は７リツ
プフロツプＢ）（Ｌによってラッチされる。このフリッ
プフロップの状態ＨＬＩは、１になる。同時に、ＣＬ線
を判定する。飽和に達しないと仮定すると、ＣＬ線は０
になり、信号ＣＬＩ及びＣｌ３もまた０である。ｔ２時
から次の位相ＣＫ２の間、ＣＬ線は再度ロードされる。

また、一致信号ＨＬ　ｉ　と有効化信号が１の時、管理
回路ＧＲＦのトランジスタＰ３及びＰ４はオン状態であ
り、ＷＲＦｉ線はこのようにフラッグＲＦｔを１にする
正の電圧にロードされる。

１３時から次の位相ＣＫＩの間、一致がないとすると、
一致信号ＨＩ　Ｔ　＋は０になり、従って、信号ＨＬ、
を０にする。常に、飽和状態に達していないと仮定する
と、ＣＬ線はこの位相の間放電され、信号ＣＬＩ及びＣ
ｌ３は０のままである。

その結果、ｔ、から次の位相ＣＫ２の間、０の信号ＣＬ
２はトランジスタＮ５をオフ状態に保ち、このようにし
て、フリップ７０ツブＢ　ＲＦ：　ｔが０にリセットさ
れるのを防ぐ。

ｔＳ時から以下の位相ＣＫ１の間、闇値状態に達して、
信号）ＩＩＴＩは０であると仮定した。その結果、ＣＬ
線はロードされ、このようにしてフリップフロップを１
にセットし、その状態を１にする。次に、ｔ６時から以
下の位相ＣＫ２の間、０にリセットする位置決定信号Ｃ
Ｌ２は１になり、トランジスタＮ５をオンにする。信号
ＨＬ１は０なので、トランジスタＮ４もオンになり、Ｗ
ＲＦｉは放電され、フラッグＲＦ　ｓを０にリセットす
る。

上記の説明によって、参照フラッグが０にリセットされ
なければならない時でさえ連想メモリは常に２つの位相
のクロックで作動することが示されている。

第７図は、第１図を参照して説明した選択回路１０を図
示したものである。この図には、存在フリップフロップ
ＢＰＲ１、ＢＰＲ２、・・・、ＢＰＲｉｓ　　・・・Ｂ
ＰＲ，及び連想メモリの行１．２、・・・　１１　・・
・ｎのエントリに各々接続された参照フリップフロップ
ＢＲＦＩ、ＢＲＦ２、・・、ＢＲＦｉ、・・・、ＢＲＦ
、１が示されている。

各エントリｉには、選択セルＣ３及び各々、エントリの
存在ブリップフロップと参照プリップフロップに接続さ
れた要求信号の２つの伝播回路ＣＰが接続されている。

伝播回路ＣＰは、各々、要求信号ＶＰ、及びＲＰ　ｉを
出力し、接続されたフリップフロップのフラッグＰＲ，
及びＲＦ、　、同様に、上流の伝播回路から出力された
要求信号ｖｐ、−，及びＲＰｔ−＋が入力される。

ｎ列の最後のエン）　リの存在フリップフロップＢＰＲ
ｈに接続された伝播回路ＣＰの出力ＶＰ、、は、第１の
エントリの参照フリップフロップＢＲＦ。

に接続された伝播回路の要求入力に人力される。

また、第１のエントリの参照フリップフロップＢＰＦ、
に接続された伝播回路ＣＰの要求人力には、常に、要求
の存在について示す信号が人力される。

図示した実施例では、要求信号が１である時要求が存在
すると考えられる。もちろん、この取り決めを逆に選択
しても、本発明の範囲を越えることはない。

伝播回路は、各々、要求信号Ｖ　Ｐ　ｓ及びＲＰ、を発
生させるように設計されている。この要求信号は、各々
、上流の要求信号ＶＰ、−１及びＲＰｉ−、が要求の存
在を示し、フラッグＰＲ，及びＲＦ　ｔが１である時、
要求の存在を示す。また、上流の要求信号ＶＰ＋−＋ま
たはＲＰｔ−ｔが要求の存在を示し、接続されたフリッ
プフロップＢＰＲ１またはＢＲＦｔが０の時、エントリ
ｌの選択を示す選択信号Ｓｔを出力する。

第７図の回路は、以下のように動作する。存在フリップ
フロップ及び参照フリップフロップの状態に応じて、第
１の存在フリップフロップＢＰＲ。

に接続された伝播回路の入力に常に人力されている要求
信号は、まず、存在フリップフロップに接続された伝播
回路を介して、次に、参照フリップフロップに接続され
た伝播回路を介してエントリの増加順序で少しずつ伝播
する。要求信号の伝播は、０である存在フリップフロッ
プまたは参照フリップフロップに接続された伝播回路の
位置で停止する。このエントリに接続された選択セルは
、この時、選択信号Ｓｉを、接続されたレジスタ中に新
規なエントリの書き込みが実行されなければならないこ
とを示す所定の論理値にする。

従って、第７図の回路は、常に、ロードすべき新規なエ
ン）　ＩＪを入力するための連想メモリの位置を示すこ
とができる。この回路によって実行されるロードのアル
ゴリズムは、従って、位置に影響する行の増加する順序
によって、エントリを全く含まない（その最初の存在フ
ラッグＰＲｉ　は０である）第１の位置、次に、最近使
用されなくなった第１のエントリ〈その最初の存在フラ
ッグＲＦｉは０である〉を求めることからなる。この実
施態様では、選択信号Ｓｔの発見は、存在フリップフロ
ップ及び参照フリップフロップの状態の変化に自動的に
従う。

伝播回路の縦続接続を考慮すると、この反応時間はかな
り長い。しかし、選択信号は、ロードすべき新規なエン
トリをテーブル内で探索した後しか使用されず、この探
索はかなり時間のかかる操作なので、この欠点は決定的
ではない。しかし、連想メモリが多数のエン）　ＩＪを
有する時、選択回路の遅さは大きな欠点となることもな
る。従って、この欠点を解消するために、好ましい別の
実施態様によって、これらの回路の層の数を減少させて
、従って、動作の速度を大きくして、選択セルと伝播回
路の最適化を提案した。

この目的では、偶数の行か奇数の行の位置に接続するか
によって２つの異なる型のセルを使用した。

第８図は、選択セルＣ３Ｉ及び奇数の行の位置に接続さ
れた伝播回路を図示したものである。伝播回路ＣＰＩは
、ＮＡＮＤゲートによって構成されており、その第１の
入力には接続されたフラッグＲＦｉ　、ＰＲｉが、その
第２の入力には上流の要求信号ＲＰ、−，、ＶＰ、−、
が入力さレル。ＣＰＩのゲー、トは、反転した要求信号
ＲＰ、”、ＶＰ、Ｉを出力する。Ｃ３Ｉセルは、複合論
理ゲートであり、その入力に上流の要求信号ＲＰｓ−Ｉ
ＳＶ　Ｐｔ−とフラッグＲＦｔＳＰＲｔの反転したＲＦ
、”、ＰＲ，”が入力される。Ｃ３Ｉゲートは、信号ｓ
、＊、この選択信号Ｓｉの反転信号を出力する。これは
、以下の式によって確かめられる。

Ｓ＋＝ＲＦｔ”−ＲＰｔ−１＋ｐＲｔ”ＶＰｔ−＋信号
ＳＬを得るために、Ｃ３Ｉゲートの出力は、インバータ
に接続される。

第９図は、選択セルＣ８Ｐ及び偶数行の位置に接続され
た伝播回路ＣＰＰを図示したものである。

伝播セルＣＰＰは、ＮＯＲゲートを使用しぞ実施される
。その第１の人力には、接続されたフラッグＲＦ、　Ｓ
ＰＲ，の反転信号が、第２の入力には前段の奇数の段か
ら出力された要求信号ＲＰｉ−＋、ＶＰｔ−＋（Ｄ反転
した、ＲＰｉ−＋”、ＶＰｓ’−＋”が入力される。選
択セルＣ８Ｐは、複合ゲートであり、その入力にはフラ
ッグＲＦｉＳＰＲｔ及び関連する要求信号ＲＰ、−，、
ＶＰｉ−１の反転信号が入力される。

Ｃ３Ｐゲートは、上記の論理式で確かめられる選択信号
ＳＬを出力する。

Ｃ３Ｉ、Ｃ３Ｐセル及び−Ｃ３ＩＳＣＰＰゲートは、Ｃ
ＭＯＳ技術で容易に実施することかできる。

第１０図は、制御信号ＷＲＶＳＷＲＲ及び選択信号Ｓ１
に応じて各々レジスタＲＡＶｉ及びＲＡＲｌに接続され
た書き込み制御信号ＷＨＶ、及びＷＲＲｌを生成するこ
とできる回路を図示したものである。

第１０図の回路は、各々、選択信号Ｓ１によって有効化
され、クロック・位相ＣＫ２によって同期化される仮想
アドレスＷＲＶ及び実アドレスＷＲＲの書き込み制御共
通信号を転送することのできるＡＮＤゲートを使用して
簡単に実現される。

【図面の簡単な説明】

第１図は、本発明を実施するための情報処理システムの
概略図であり、第２図は、高速メモリの１実施態様を図示したものであ
り、第３図は、参照フラッグの制御回路を図示したものであ
り、第４図は、第３図の制御回路の実施態様を詳細に図示し
たものであり、第５図は、参照フリップフロップの１つの管理回路を図
示したものであり、第６図は、第３図から第５図に図示した回路の動作を説
明するためのタイミングチャートであり、第７図は、新
規なエントリをロードしなければならない高速メモリの
位置を決定することのできる選択回路を図示したもので
あり、第８図及び第９図は、第７図の回路の実施態様を詳細に
図示したものであり、第１０図は、高速メモリの位置の１つのロード制御回路
を図示したものである。（主な参照番号〉ｌ・・・高速メモリ　　２・・・コントローラ３・・・
マイクロプログラム回路４・・・比較回路５．６．７・・・インターフェース９・・・制御回路　　　１０・・・選択回路１１・・・
ロード制御回路１４・・・比較回路１５．１６．１８・・・増幅器１９・・・管理回路　　　２０・・・ＮＡＮＯゲート２
１・・・ＡＮＤゲートＡＶ・・・仮想アドレスＲＡＶ、　ＲＡＲ・・・高速メモリＰＲｓ・・・存在フラッグＲＦｉ・・・参照フラッグＢＰＲｓ　”・・存在フリッププロップＢＲＦ　Ｌ・・
・参照フリップフロップＨＩＴｉ・・・一致信号

Claims

【特許請求の範囲】

（１）情報処理システムの主記憶装置に含まれた情報へ
のアクセスを速くするための装置であって、このシステ
ムは、上記主記憶装置のアドレッシングによって情報に
アクセスすることができ、アドレスと組み合わされた情
報によって形成された組が「エントリ」と呼ばれ、上記
装置は、複数のロケーション（ＲＡＲ＿ｉ、ＲＡＶ＿ｉ
）によって構成された高速メモリ（１、ＲＡＲ、ＲＡＶ
）を備え、各ロケーションは上記エントリの１つを記憶
することができ、当初０に設定された存在フリップフロ
ップ（ＢＰＲ＿ｉ）及び参照フリップフロップ（ＢＲＦ
＿ｉ）に接続され、エントリが上記の組み合わされたロ
ケーション（ＲＡＲ＿ｉ、ＲＡＶ＿ｉ）にロードされる
と上記存在フリップフロップ（ＢＰＲ＿ｉ）は論理値１
にされ、上記高速メモリ（１、ＲＡＲ、ＲＡＶ）は比較
手段（４、１４）に接続されており、この比較手段は、
各ロケーションに、探索中の情報のアドレスがそのロケ
ーションに存在するエントリのアドレスに一致した時論
理値１をとる一致信号（ＨＩＴ＿ｉ）を生成させ、上記
装置には２相（ＣＫ１、ＣＫ２）の同期信号が入力され
、上記一致信号（ＨＩＴ＿ｉ）は、上記同期信号の第１
の位相（ＣＫ１）中に判定され、上記第１の位相（ＣＫ
１）によって制御された記憶手段（ＢＨＬ）の入力に入
力され、上記第１の位相（ＣＫ１）でラッチされた一致
信号（ＨＬ＿ｉ）を生成し、上記装置は更に、第１の位
相（ＣＫ１）には上記参照フリップフロップ（ＢＲＦ＿
ｉ）と上記一致信号（ＨＩＴ＿ｉ）の状態に応じて判定
信号（ＣＬ）を生成するための共通制御回路（１９Ｂ）
を備え、該判定信号は上記高速メモリ（１、ＲＡＲ、Ｒ
ＡＶ）の飽和状態を示し、上記共通制御回路（１９Ｂ）
は上記判定信号（ＣＬ）の記憶手段（ＢＣＬ）を備え、
この信号（ＣＬ）は、上記第１の位相（ＣＫ１）でラッ
チされた判定信号（ＣＬ１）を生成するように上記第１
の位相によって制御され、上記装置は上記第２の位相（
ＣＫ２）の間活性化した参照フリップフロップ（ＢＲＦ
＿ｉ）の各々の管理回路（ＧＲＦ）を備え、該参照フリ
ップフロップ（ＢＲＦ＿ｉ）がラッチされた判定信号（
ＣＬ１）とそのラッチされた一致信号（ＨＬ＿ｉ）に応
じて該参照フリップフロップを制御することを特徴とす
る装置。
（２）上記判定信号（ＣＬ）は、エントリに組み合わさ
れた変数の論理積に適用されるＮＯＲ論理演算を実施す
る判定回路（１９Ｃ）によって出力され、上記変数の論
理積は各々、各エントリに組み合わされた参照ビット（
ＲＦ＿ｉ）の反転信号（ＲＦ＿ｉ＾＊）と一致信号（Ｈ
ＩＴ＿ｉ）の反転信号（ＨＩＴ＿ｉ＾＊）との論理積で
あることを特徴とする請求項１に記載の装置。
（３）上記判定回路（１９Ｃ）は、ＣＭＯＳ技術による
回路であり、上記の第２の位相の間にプリロードされる
判定線（ＣＬ）を備え、上記高速メモリ（１）の各ロケ
ーション（ＲＡＶ＿ｉ、ＲＡＲ＿ｉ）は、縦続接続され
た２つのＮＭＯＳトランジスタ（Ｎ１、Ｎ２）に接続さ
れており、上記判定線（ＣＬ）は、上記の縦続接続のト
ランジスタ（Ｎ１、Ｎ２）の各々を介してアース（ＶＳ
Ｓ）に接続されており、各ロケーションでは、上記第１
の及び第２のトランジスタの各ゲートには各々、参照フ
ラッグ（ＲＦ＿ｉ）及び一致信号（ＨＩＴ＿ｉ）の反転
信号（ＲＦ＿ｉ＾＊、ＨＩＴ＿ｉ＾＊）が入力されるこ
とを特徴とする請求項２に記載の装置。
（４）上記共通制御回路（１９Ｂ）は、上記第２の位相
（ＣＫ２）の間活性化し、上記のラッチされた判定信号
（ＣＬ１）と同じ論理値をとる０へのリセットの前状態
決定信号（ＣＬ２）を発生させ、上記前状態決定信号（
ＣＬ２）が１になり、上記ラッチされた一致信号（ＨＬ
＿ｉ）が０の時上記組み合わされた参照フリップフロッ
プ（ＢＲＦ＿ｉ）を０にリセットすることを特徴とする
請求項２または３に記載の装置。
（５）各ロケーションに組み合わされた上記管理回路（
ＧＲＦ）は、縦続接続された２つのＮＭＯＳトランジス
タを介してアース（ＶＳＳ）に接続された出力線（ＷＲ
Ｆ＿ｉ）を備え、上記トランジスタの各々の上記ゲート
には、上記前状態決定信号（ＣＬ２）と上記ロケーショ
ンに組み合わされたラッチされた一致信号（ＨＬ＿ｉ）
の反転信号（ＨＬ＿ｉ＾＊）が入力され、上記出力線（
ＷＲＦ＿ｉ）は、縦続接続された２つのＰＭＯＳトラン
ジスタ（Ｐ３、Ｐ４）を介して正の電圧（Ｖ＿Ｄ＿Ｄ）
に接続されており、この２つのトランジスタのゲートに
は各々１に設定された有効化信号（Ｖ）の反転信号（Ｖ
＾＊）と上記ラッチされた一致信号（ＨＬ＿ｉ）の反転
信号（ＨＬ＿ｉ＾＊）が入力されることを特徴とする請
求項４に記載の装置。
（６）上記高速メモリ（１、ＲＡＲ、ＲＡＶ）の新しい
エントリの書き込みは、上記第２の位相（ＣＫ２）の間
に実施されることを特徴とする請求項１〜４のいずれか
１項に記載の装置。
（７）上記比較手段（１４）は、上記ロケーションに各
々組み合わされ、上記組み合わされた存在フリップフロ
ップの状態信号（ＰＲ＿ｉ）によって有効化される比較
回路によって構成されており、上記フリップフロップ（
ＢＰＲｉ）が論理状態１である時のみ一致信号（ＨＩＴ
＿ｉ＾＊）を出力することを特徴とする請求項１〜６の
いずれか１項に記載の装置。
（８）上記情報処理システムは、ページ化された仮想メ
モリ機構を有し、上記の各エントリのアドレス（ＡＶ＿
ｉ）はページ仮想アドレスであり、上記組み合わされた
情報は上記ページの実アドレス（ＡＲ＿ｉ）であり、上
記高速メモリ（１、ＲＡＲ、ＲＡＶ）は仮想アドレスレ
ジスタ（ＲＡＶ＿ｉ）と実アドレスレジスタ（ＲＡＲ＿
ｉ）とによって構成されており、上記実アドレスレジス
タ（ＲＡＲ＿ｉ）は上記組み合わされた一致信号（ＨＩ
Ｔ＿ｉ）か論理値１であるならば上記第１の位相（ＣＫ
１）の間有効化されることを特徴とする請求項１〜７の
いずれか１項に記載の装置。