JPH0772879B2 - キヤツシユメモリ装置 - Google Patents
キヤツシユメモリ装置Info
- Publication number
- JPH0772879B2 JPH0772879B2 JP62040866A JP4086687A JPH0772879B2 JP H0772879 B2 JPH0772879 B2 JP H0772879B2 JP 62040866 A JP62040866 A JP 62040866A JP 4086687 A JP4086687 A JP 4086687A JP H0772879 B2 JPH0772879 B2 JP H0772879B2
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- JP
- Japan
- Prior art keywords
- data
- output
- address
- cache
- clock
- Prior art date
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- Expired - Lifetime
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- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は電子計算機の高速ローカルメモリとして用いら
れるダイレクトマップ方式あるいはセットアソシアティ
ブ方式のキャッシュメモリ装置に関するものである。
れるダイレクトマップ方式あるいはセットアソシアティ
ブ方式のキャッシュメモリ装置に関するものである。
従来の技術 従来のキャッシュメモリ装置の構成概略一例を第３図に
示す。キャッシュアドレスレジスタ４に新たにアドレス
が入力され、このアドレス下位部10の出力が、タグ部１
とデータ部２に共通に設けられたアドレスデコーダ３に
入力される。デコーダされたタグ部１のデータは比較器
６に入力され、キャッシュレジスタ４のアドレス上位部
11と比較される。この比較結果によりゲート７を制御し
て、データ部２からデコード、出力されたデータ出力14
を有効データとして演算装置に出力するかどうかを決定
する。
示す。キャッシュアドレスレジスタ４に新たにアドレス
が入力され、このアドレス下位部10の出力が、タグ部１
とデータ部２に共通に設けられたアドレスデコーダ３に
入力される。デコーダされたタグ部１のデータは比較器
６に入力され、キャッシュレジスタ４のアドレス上位部
11と比較される。この比較結果によりゲート７を制御し
て、データ部２からデコード、出力されたデータ出力14
を有効データとして演算装置に出力するかどうかを決定
する。
このタグ部１には事前に、使用されたアドレスのタグフ
ィールド部がタグ部１に、それに対応するデータがデー
タ部２にキャッシュされている。このため一度使用され
たデータがキャッシュされていれば、内部メモリに比べ
スピードの遅い外部の主記憶装置をアクセスする必要が
ない。また、これにより外部の主記憶装置と演算装置を
接続しているデータバスを頻繁に使用する必要がない。
従って、一般には演算効率の向上が望める。
ィールド部がタグ部１に、それに対応するデータがデー
タ部２にキャッシュされている。このため一度使用され
たデータがキャッシュされていれば、内部メモリに比べ
スピードの遅い外部の主記憶装置をアクセスする必要が
ない。また、これにより外部の主記憶装置と演算装置を
接続しているデータバスを頻繁に使用する必要がない。
従って、一般には演算効率の向上が望める。
しかしながら、データのミスヒット（新たにアドレスさ
れる使用データがキャッシュメモリ装置に存在しない
時）はキャッシュデータの更新が発生する。
れる使用データがキャッシュメモリ装置に存在しない
時）はキャッシュデータの更新が発生する。
この過程を第４図のタイミングチャート図を基に以下で
説明する。今、駆動クロックは１マシンサイクル100nse
cの４相クロックとする。
説明する。今、駆動クロックは１マシンサイクル100nse
cの４相クロックとする。
キャッシュアドレスレジスタ４は第２クロックで変化す
る。従って、タグ部１およびデータ部２はこの第２クロ
ックの期間にプリチャージ（初期化）される。
る。従って、タグ部１およびデータ部２はこの第２クロ
ックの期間にプリチャージ（初期化）される。
次いで、第３クロックでこのアドレス下位部10がアドレ
スデコーダ３に入力され、タグ部１およびデータ部２の
出力が第０クロックで読みだされる。
スデコーダ３に入力され、タグ部１およびデータ部２の
出力が第０クロックで読みだされる。
このタグ部１からの出力と前記アドレスのアドレス上位
部11とが比較器６により比較される。この結果が一致し
ていれば、データ出力14が有効データとしてゲート７を
介して演算装置に出力される。
部11とが比較器６により比較される。この結果が一致し
ていれば、データ出力14が有効データとしてゲート７を
介して演算装置に出力される。
一方、不一致の場合はミスヒット信号が第０クロックに
やや遅れて出力される。これを受けて、外部主記憶装置
の有効データ（ｎ＋１）が演算装置およびキャッシュメ
モリ装置に入力される。
やや遅れて出力される。これを受けて、外部主記憶装置
の有効データ（ｎ＋１）が演算装置およびキャッシュメ
モリ装置に入力される。
ここで、アクセスタイムが40〜50nsecの高速主記憶装置
を用いれば、有効データ（ｎ＋１）は第３クロックの後
半に取り込め、また第０クロックでこのデータをデータ
部２に書き込むことが出来る。
を用いれば、有効データ（ｎ＋１）は第３クロックの後
半に取り込め、また第０クロックでこのデータをデータ
部２に書き込むことが出来る。
しかしながら、このミスヒット後のキャッシュメモリ装
置による（ｎ＋２）番地のアクセスに関しては、事前の
有効データ（ｎ＋１）を書き込みの後になされる。従っ
て、第０クロックのダクライトイネーブル信号およびデ
ータライトイネイブル信号によるプリチャージ期間およ
び第１クロックの書き込み期間のタイムラグが生じる。
置による（ｎ＋２）番地のアクセスに関しては、事前の
有効データ（ｎ＋１）を書き込みの後になされる。従っ
て、第０クロックのダクライトイネーブル信号およびデ
ータライトイネイブル信号によるプリチャージ期間およ
び第１クロックの書き込み期間のタイムラグが生じる。
つまり、ミスヒットが生じた場合はキャッシュメモリ装
置の更新のために１マシンサイクル、即ち100nsecの余
計な演算時間がかかることになる。特に、このミスヒッ
トが頻繁に生じる場合は大きく演算時間のロスを招く。
置の更新のために１マシンサイクル、即ち100nsecの余
計な演算時間がかかることになる。特に、このミスヒッ
トが頻繁に生じる場合は大きく演算時間のロスを招く。
発明が解決しようとする問題点 このように、従来のキャッシュメモリ装置ではミスヒッ
トが生じた時にキャッシュデータの更新のためにタイム
ラグが生じる問題点がある。これは、データ転送に伴う
データバスの占有問題を考慮しなければ、キャッシュメ
モリを構成するかわりに、高速の主記憶装置を使用すほ
うがキャツシュメモリ装置への書き込みによるタイムラ
グもな高速に必要なデータを演算装置に送ることが出来
とさえ考えられる。従って、このタイムラグをなくすこ
とはキャッシュメモリ装置の性能向上にとって、極めて
重要な課題である。
トが生じた時にキャッシュデータの更新のためにタイム
ラグが生じる問題点がある。これは、データ転送に伴う
データバスの占有問題を考慮しなければ、キャッシュメ
モリを構成するかわりに、高速の主記憶装置を使用すほ
うがキャツシュメモリ装置への書き込みによるタイムラ
グもな高速に必要なデータを演算装置に送ることが出来
とさえ考えられる。従って、このタイムラグをなくすこ
とはキャッシュメモリ装置の性能向上にとって、極めて
重要な課題である。
本発明はかかる問題点に鑑みなされたもので、タイムラ
グのない高性能なキャッシュメモリ装置を新たに提案す
ることを目的としている。
グのない高性能なキャッシュメモリ装置を新たに提案す
ることを目的としている。
問題点を解決するための手段 本発明は、一時的にアドレスデータを蓄積するキャッシ
ュアドレスレジスタと、このキャッシュアドレスレジス
タの出力の第１部分を入力とするラッチ回路と、このラ
ッチ回路の出力を入力とする第１のアドレスデコーダ
と、この第１のアドレスデコーダによってデコードされ
るデータ部メモリと、このデータ部メモリの演算装置へ
の出力を制御するゲート回路と、このゲート回路へ制御
信号を出力する比較回路と、この比較回路の一方の入力
に比較データを出力するタグ部メモリと、このタグ部メ
モリをデコードする第２のアドレスデコーダとを具備
し、前記キャッシュアドレスレジスタの出力の第２部分
が前記比較回路の他方の入力に結合され、且つ前記キャ
ッシュアドレスレジストの出力の前記第１部分が前記第
２のアドレスデコーダに入力されてなることを特徴とす
るキャッシュメモリ装置である。
ュアドレスレジスタと、このキャッシュアドレスレジス
タの出力の第１部分を入力とするラッチ回路と、このラ
ッチ回路の出力を入力とする第１のアドレスデコーダ
と、この第１のアドレスデコーダによってデコードされ
るデータ部メモリと、このデータ部メモリの演算装置へ
の出力を制御するゲート回路と、このゲート回路へ制御
信号を出力する比較回路と、この比較回路の一方の入力
に比較データを出力するタグ部メモリと、このタグ部メ
モリをデコードする第２のアドレスデコーダとを具備
し、前記キャッシュアドレスレジスタの出力の第２部分
が前記比較回路の他方の入力に結合され、且つ前記キャ
ッシュアドレスレジストの出力の前記第１部分が前記第
２のアドレスデコーダに入力されてなることを特徴とす
るキャッシュメモリ装置である。
作用 アドレスデータはキャッシュアドレスレジスタに一時的
に蓄積される。このキャッシュアドレスレジスタの出力
の第１部分が、第２のアドレスデコーダに入力され、タ
グ部メモリのデータをデコードする。このデータが比較
器によって、前記キャッシュアドレスレジスタの第２部
分と比較され一致、不一致の信号を出力する。
に蓄積される。このキャッシュアドレスレジスタの出力
の第１部分が、第２のアドレスデコーダに入力され、タ
グ部メモリのデータをデコードする。このデータが比較
器によって、前記キャッシュアドレスレジスタの第２部
分と比較され一致、不一致の信号を出力する。
またもう一方、前記キャッシュアドレスレジスタの出力
の第１部分は、ラッチ回路により所望の時間だけ遅延を
うける。このため、このラッチ回路に接続された第１の
アドレスデコーダによりデコードされるデータ部メモリ
の出力が遅延される。このため、前記比較器からの一
致、不一致信号よりもこのデータ部メモリの出力が遅延
することになる。
の第１部分は、ラッチ回路により所望の時間だけ遅延を
うける。このため、このラッチ回路に接続された第１の
アドレスデコーダによりデコードされるデータ部メモリ
の出力が遅延される。このため、前記比較器からの一
致、不一致信号よりもこのデータ部メモリの出力が遅延
することになる。
従って、不一致信号が出て前記データ部メモリの出力を
主記憶装置からのデータと置換し、更に前記データ部メ
モリに書き込むための時間が前記遅延時間により確保さ
れる。つまり、主記憶装置からの読み出し、書き込みに
よるタイムラグを見かけ上なくすことが可能となる。
主記憶装置からのデータと置換し、更に前記データ部メ
モリに書き込むための時間が前記遅延時間により確保さ
れる。つまり、主記憶装置からの読み出し、書き込みに
よるタイムラグを見かけ上なくすことが可能となる。
実施例 本発明の一実施例に於けるキャツシュメモリ装置の構成
概略を第１図に示す。キャッシュアドレスレジスタ４に
新たにアドレガが入力され、このアドレス下位部10の出
力が、タグ部１とデータ部２に各々設けられた第１のア
ドレスデコーダ3aおよび第２のアドレスデコーダ3bに入
力される。ここで、従来と異なる点はデータ部２のデコ
ードがラッチ回路５を介して行われる点である。デコー
ドされたタグ部１のタグ出力12は比較器６に入力され、
キャッシュレジスタ４のアドレス上位部11と比較され
る。この比較結果によりゲート７を制御して、データ部
２からデコード、出力されたデータ出力14を有効データ
として演算装置に出力するかどうかを決定する。また同
時にヒット／ミスヒット信号16も出力される。ミスヒッ
ト時には、アドレス上位部11が直接タグ部１に書き込ま
れ、更にデータ部２には主記憶８からデータバス９を通
ってデータ入力15が書き込まれることになる。
概略を第１図に示す。キャッシュアドレスレジスタ４に
新たにアドレガが入力され、このアドレス下位部10の出
力が、タグ部１とデータ部２に各々設けられた第１のア
ドレスデコーダ3aおよび第２のアドレスデコーダ3bに入
力される。ここで、従来と異なる点はデータ部２のデコ
ードがラッチ回路５を介して行われる点である。デコー
ドされたタグ部１のタグ出力12は比較器６に入力され、
キャッシュレジスタ４のアドレス上位部11と比較され
る。この比較結果によりゲート７を制御して、データ部
２からデコード、出力されたデータ出力14を有効データ
として演算装置に出力するかどうかを決定する。また同
時にヒット／ミスヒット信号16も出力される。ミスヒッ
ト時には、アドレス上位部11が直接タグ部１に書き込ま
れ、更にデータ部２には主記憶８からデータバス９を通
ってデータ入力15が書き込まれることになる。
このヒット／ミスヒットの過程を第２図のタイミングチ
ャート図を基に以下で説明する。駆動クロックは１サイ
クル100nsecの４相クロックとする。
ャート図を基に以下で説明する。駆動クロックは１サイ
クル100nsecの４相クロックとする。
キャッシュアドレスレジスタ４は第２クロックで変化す
る。ここで、タグ部１はこの第２クロックの期間にプリ
チャージ（初期化）される。次いで、第３クロックでこ
のアドレス下位部10が第２のアドレスデコーダ3bに入力
され、タグ出力12が第０クロックで読みだされる。一
方、データ部２に関しては、ラッチ回路５が第１クロッ
クで導通するために、このタイミングでプリチャージを
行い第２クロックでアドレスデコーダ3aに入力され、デ
ータ出力14が第３クロックで読み出される。つまり、こ
のデータ出力14はタグ出力12よりも３層（75nsec）遅れ
て出力される。
る。ここで、タグ部１はこの第２クロックの期間にプリ
チャージ（初期化）される。次いで、第３クロックでこ
のアドレス下位部10が第２のアドレスデコーダ3bに入力
され、タグ出力12が第０クロックで読みだされる。一
方、データ部２に関しては、ラッチ回路５が第１クロッ
クで導通するために、このタイミングでプリチャージを
行い第２クロックでアドレスデコーダ3aに入力され、デ
ータ出力14が第３クロックで読み出される。つまり、こ
のデータ出力14はタグ出力12よりも３層（75nsec）遅れ
て出力される。
このタグ部１からの出力と前記アドレスのアドレス上位
部11とが比較器６により比較される。この結果が一致し
ていれば、データ出力14が有効データとしてゲート７を
介して演算装置に出力される。つまり、タグ部１および
データ部２共に100nsec即ち、１サイクルで読み出せ
る。
部11とが比較器６により比較される。この結果が一致し
ていれば、データ出力14が有効データとしてゲート７を
介して演算装置に出力される。つまり、タグ部１および
データ部２共に100nsec即ち、１サイクルで読み出せ
る。
一方、例えば（ｎ＋１）番地で不一致が生じた場合は、
ミスヒット信号が第０クロックにやや遅れて出力され
る。これを受けて、主記憶８の有効データ（ｎ＋１）が
キャッシュメモリ装置および演算装置に第３クロックの
中程に入力される。
ミスヒット信号が第０クロックにやや遅れて出力され
る。これを受けて、主記憶８の有効データ（ｎ＋１）が
キャッシュメモリ装置および演算装置に第３クロックの
中程に入力される。
更に第０クロックで、有効データ（ｎ＋１）がデータラ
イトイネイブル信号によりデータ部２に書き込まれる。
また、タグ部のデータ更新に関しては、上述ミスヒット
信号がでた次の第１クロックでタグライトイネーブル信
号がロウとなりアドレス上位部11のデータが書き込まれ
る。
イトイネイブル信号によりデータ部２に書き込まれる。
また、タグ部のデータ更新に関しては、上述ミスヒット
信号がでた次の第１クロックでタグライトイネーブル信
号がロウとなりアドレス上位部11のデータが書き込まれ
る。
次いで、（ｎ＋２）番地のデータがキャッシュアドレス
レジスタ４に入力される。この時、タグ部１に関して
は、すでに第１クロックでデータの書換えが行われてお
り、第２クロックでプリチャージされ第３クロックでデ
ーコードされ第０クロックで出力される。また、データ
部２に関しても同様に、すでにミスヒットによるデータ
の書換えは第０クロックで終っている。このため、次の
第１クロックでプリチャージされ第２クロックでデコー
ドされ第３クロックで出力される。従って、（ｎ＋１）
番地のデータのミスヒットによって、次の（ｎ＋２）番
地のデータのアクセスにタイムラグを生じる事はない。
レジスタ４に入力される。この時、タグ部１に関して
は、すでに第１クロックでデータの書換えが行われてお
り、第２クロックでプリチャージされ第３クロックでデ
ーコードされ第０クロックで出力される。また、データ
部２に関しても同様に、すでにミスヒットによるデータ
の書換えは第０クロックで終っている。このため、次の
第１クロックでプリチャージされ第２クロックでデコー
ドされ第３クロックで出力される。従って、（ｎ＋１）
番地のデータのミスヒットによって、次の（ｎ＋２）番
地のデータのアクセスにタイムラグを生じる事はない。
このため、見かけ上キャッシュメモリ装置のデータ置換
によるタイムラグをなくすことが出来る。このため、ミ
スヒットがＮ回生じた場合従来はＮ×100nsecの実行時
間の遅れがあったが、これをなくすことが出来る。
によるタイムラグをなくすことが出来る。このため、ミ
スヒットがＮ回生じた場合従来はＮ×100nsecの実行時
間の遅れがあったが、これをなくすことが出来る。
発明の効果 キャッシュメモリ装置を構成するタグ部およびデータ部
に各々独立にアドレスデコーダを構成し、ラッチ回路を
設けることにより、タグ部読み出しよりデータ部読み出
しを遅らせることが出来る。このため、タグ部動作とデ
ータ部動作をパイプライン化し、データ部の更新時間を
見かけ上なくすことが出来る。ミスヒット直後でも、オ
ーバーヘッドなく連続的に動作を行える。
に各々独立にアドレスデコーダを構成し、ラッチ回路を
設けることにより、タグ部読み出しよりデータ部読み出
しを遅らせることが出来る。このため、タグ部動作とデ
ータ部動作をパイプライン化し、データ部の更新時間を
見かけ上なくすことが出来る。ミスヒット直後でも、オ
ーバーヘッドなく連続的に動作を行える。
従って、本発明のキャッシュメモリ装置は演算の高速化
にとって極めて有用である。
にとって極めて有用である。
第１図は本発明の一実施例におけるキャッシュメモリ装
置の構成概略図、第２図は同装置の動作タイミングチャ
ート図、第３図は従来のキャッシュメモリ装置の構成概
略図、第４図は同装置の動作タイミングチャート図であ
る。 １……タグ部、２……データ部、3a……第１のアドレス
デコーダ、3b……第２のアドレスデコーダ、４……キャ
ッシュアドレスレジスタ、５……ラッチ回路、６……比
較器、７……ゲート、10……アドレス下位部、11……ア
ドレス上位部。
置の構成概略図、第２図は同装置の動作タイミングチャ
ート図、第３図は従来のキャッシュメモリ装置の構成概
略図、第４図は同装置の動作タイミングチャート図であ
る。 １……タグ部、２……データ部、3a……第１のアドレス
デコーダ、3b……第２のアドレスデコーダ、４……キャ
ッシュアドレスレジスタ、５……ラッチ回路、６……比
較器、７……ゲート、10……アドレス下位部、11……ア
ドレス上位部。
Claims (1)
- 【請求項１】一時的にアドレスデータを蓄積するキャッ
シュアドレスレジスタと、このキャッシュアドレスレジ
スタの出力の第１部分を入力とするラッチ回路と、この
ラッチ回路の出力を入力とする第１のアドレスデコーダ
と、この第１のアドレスデコーダによってデコードされ
るデータ部メモリと、このデータ部メモリの演算装置へ
の出力を制御するゲート回路と、このゲート回路へ制御
信号を出力する比較回路と、この比較回路の一方の入力
に比較データを出力するタグ部メモリと、このタグ部メ
モリをデコードする第２のアドレスデコーダとを具備
し、前記キャッシュアドレスレジスタの出力の第２部分
が前記比較回路の他方の入力に結合され、且つ前記キャ
ッシュアドレスレジスタの出力の前記第１部分が前記第
２のアドレスデコーダに入力されてなることを特徴とす
るキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040866A JPH0772879B2 (ja) | 1987-02-24 | 1987-02-24 | キヤツシユメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040866A JPH0772879B2 (ja) | 1987-02-24 | 1987-02-24 | キヤツシユメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206843A JPS63206843A (ja) | 1988-08-26 |
| JPH0772879B2 true JPH0772879B2 (ja) | 1995-08-02 |
Family
ID=12592444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040866A Expired - Lifetime JPH0772879B2 (ja) | 1987-02-24 | 1987-02-24 | キヤツシユメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772879B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163142A (en) * | 1988-10-28 | 1992-11-10 | Hewlett-Packard Company | Efficient cache write technique through deferred tag modification |
| JPH07210465A (ja) * | 1993-12-30 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | ペナルティのないキャッシュとメモリとのインタフェース |
| EP0676690B1 (en) * | 1994-03-09 | 2003-05-14 | Sun Microsystems, Inc. | Delayed write of store instruction in processor device |
-
1987
- 1987-02-24 JP JP62040866A patent/JPH0772879B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63206843A (ja) | 1988-08-26 |
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