JPH0362728A - Selection circuit - Google Patents
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- JPH0362728A JPH0362728A JP1198605A JP19860589A JPH0362728A JP H0362728 A JPH0362728 A JP H0362728A JP 1198605 A JP1198605 A JP 1198605A JP 19860589 A JP19860589 A JP 19860589A JP H0362728 A JPH0362728 A JP H0362728A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路内の論理ゲートの出力信号を選
択する選択回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a selection circuit for selecting an output signal of a logic gate in a semiconductor integrated circuit.
［従来の技術］
従来、この種の選択回路では２種類の論理ゲートの出力
信号を選択信号によりマルチ・プレクスしていた。[Prior Art] Conventionally, in this type of selection circuit, output signals of two types of logic gates are multiplexed by a selection signal.
第３図は従来の選択回路の一例を示す回路図である。FIG. 3 is a circuit diagram showing an example of a conventional selection circuit.
第３図に示すように、ゲート人力Ｅから入力される入力
信号は、ＮＡＮＤゲート１２の一方の入力端に入力され
ると共に、ＮＯＲゲート１３の一方の入力端に入力され
ている。ゲート人力Ｆから入力される入力信号は、ＮＡ
ＮＤゲート１２の他方の入力端に入力されると共に、Ｎ
ＯＲゲート１３の他方の入力端に入力されている。ＮＡ
ＮＤゲート１２はゲート入力Ｅ、 Ｉｉ’の入力信号
のＮＡＮＤをとって出力する。ＮＯＲゲート１３はゲー
ト人力Ｅ、Ｆの入力信号のＮＯＲをとって出力する。As shown in FIG. 3, the input signal input from the gate input E is input to one input terminal of the NAND gate 12 and to one input terminal of the NOR gate 13. The input signal input from gate human power F is NA
It is input to the other input terminal of the ND gate 12, and the N
It is input to the other input terminal of the OR gate 13. NA
The ND gate 12 NANDs the input signals of the gate inputs E and Ii' and outputs the result. The NOR gate 13 performs a NOR operation on the input signals of the gates E and F and outputs the result.
ＭＯＳトランジスタ１４及び■５は、そのソースが夫々
ＮＡＮＤゲート１２の出力端とＮＯＲゲート１３の出力
端とに接続されており、そのドレインは出力Ｏに共通接
続されている。ゲート人力りから入力される入力信号は
、ＭＯＳトランジスタ１５のゲートに入力されると共に
、インバータ１１を介してＭＯＳトランジスタ１４のゲ
ートに入力されている。The MOS transistors 14 and 5 have their sources connected to the output terminals of the NAND gate 12 and the NOR gate 13, respectively, and their drains are commonly connected to the output O. The input signal input from the gate input is input to the gate of the MOS transistor 15 and is also input to the gate of the MOS transistor 14 via the inverter 11.
このように構成された選択回路においては、ゲート人力
りから入力される選択信号によって一方のＭＯＳトラン
ジスタ１４又は１５をオンすることにより、ＮＡＮＤゲ
ート１２又はＮＯＲゲート１３から出力されるＮＡＮＤ
信号又はＮＯＲ信号をマルチプレクスしている。従って
、下記第１表の真理値表に示すように、ゲート人力りの
入力信号によりゲート人力Ｅ、Ｆの入力信号に対する出
力Ｏの出力信号を選択することができる。In the selection circuit configured in this way, by turning on one of the MOS transistors 14 or 15 by the selection signal input from the gate controller, the NAND output from the NAND gate 12 or the NOR gate 13 is controlled.
signal or NOR signal are multiplexed. Therefore, as shown in the truth table in Table 1 below, the output signal of the output O for the input signals of the gates E and F can be selected by the input signal of the gates manually.
第１表
［発明が解決しようとする課題］
しかしながら、従来の選択回路においては、２種類の論
理ゲートとこれら論理ゲートの出力信号を選択するため
マルチ・プレクス回路とが必要である。このため、半導
体集積回路が大きくなるという問題点がある。Table 1 [Problems to be Solved by the Invention] However, the conventional selection circuit requires two types of logic gates and a multiplex circuit to select the output signals of these logic gates. Therefore, there is a problem that the semiconductor integrated circuit becomes large.
本発明はかかる問題点に鑑みてなされたものであって、
従来よりも少ないトランジスタ数で従来と同等の機能を
実現することができる選択回路を５−
提供することを目的とする。The present invention has been made in view of such problems, and includes:
An object of the present invention is to provide a selection circuit that can realize the same function as the conventional one with a smaller number of transistors than the conventional one.
［課題を解決するための手段］
本発明に係る選択回路は、そのソースが電源に接続され
、そのゲートが第１の入力端に接続された第１のＰチャ
ネルＭＯＳトランジスタと、そのソースが電源に接続さ
れ、そのゲートが第２及び第３の入力端のうちの一方の
入力端に接続された第２のＰチャネルＭＯＳＩ−ランジ
スタと、そのソースが前記第２のＰチャネルＭＯＳトラ
ンジスタのドレインに接続され、そのゲートが前記第２
及び第３の入力端のうちの他方の入力端に接続された第
３のＰチャネルＭＯＳトランジスタと、そのソースが前
記第１及び第３のＰチャネルＭＯＳトランジスタのドレ
インに共通接続され、そのゲートが前記第２の入力端に
接続され、そのドレインが出力端に接続された第４のＰ
チャネルＭＯＳトランジスタと、そのソースが前記第２
のＰチャネルＭＯＳトランジスタのドレインに接続され
、そのゲートが前記第１の入力端に接続され、そのドレ
インが前記出力端に接続された第５のＰチャネ６−
ルＭＯＳトランジスタと、そのソースが接地に接続され
、そのゲートが前記第３の入力端に接続された第１のＮ
チャネルＭＯＳトランジスタと、そのソースが接地に接
続され、そのゲートが前記第１及び第２の入力端のうち
の一方の入力端に接続された第２のＮチャネルＭＯＳト
ランジスタと、そのソースが前記第２のＮチャネルＭＯ
Ｓ＋−ランジスタのドレインに接続され、そのゲートが
前記第１及び第２の入力端のうちの他方の入力端に接続
された第３のＮチャネルＭＯＳトランジスタと、そのソ
ースが前記第１及び第３のＮチャネルＭＯＳトランジス
タのドレインに共通接続され、そのゲートが前記第２の
入力端に接続され、そのドレインが前記出力端に接続さ
れた第４のＮチャネルＭＯＳトランジスタと、そのソー
スが前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンに接続され、そのゲートが前記第３の入力端に接続さ
れ、そのドレインが前記出力端に接続された第５のＮチ
ャネルＭＯＳトランジスタと、を有することを特徴とす
る。[Means for Solving the Problems] A selection circuit according to the present invention includes a first P-channel MOS transistor whose source is connected to a power source and whose gate is connected to a first input terminal, and whose source is connected to a power source. a second P-channel MOS I-transistor, whose gate is connected to one of the second and third input terminals, and whose source is connected to the drain of the second P-channel MOS transistor; connected, and its gate is connected to the second
and a third P-channel MOS transistor connected to the other input terminal of the third input terminals, its source is commonly connected to the drains of the first and third P-channel MOS transistors, and its gate is connected to the drain of the first and third P-channel MOS transistors. a fourth P connected to the second input terminal and having its drain connected to the output terminal;
a channel MOS transistor whose source is connected to the second channel MOS transistor;
a fifth P-channel MOS transistor whose gate is connected to the first input terminal, whose drain is connected to the output terminal; and whose source is grounded. a first N, the gate of which is connected to the third input terminal;
a second N-channel MOS transistor whose source is connected to ground and whose gate is connected to one of the first and second input terminals; 2 N channel MO
a third N-channel MOS transistor connected to the drain of the S+- transistor and having its gate connected to the other input terminal of the first and second input terminals; a fourth N-channel MOS transistor whose gate is connected to the second input terminal, whose drain is connected to the output terminal; and whose source is connected to the second N-channel MOS transistor; a fifth N-channel MOS transistor connected to the drain of the N-channel MOS transistor, whose gate is connected to the third input terminal, and whose drain is connected to the output terminal. .
［作用］
本発明においては、第２の入力信号がＯの場合には、第
２又は第３のＰチャネルＭＯＳトランジスタ及び第４の
ＰチャネルＭＯＳトランジスタがアクティブ、第２又は
第３のＮチャネルＭＯＳトランジスタ及び第４のＮチャ
ネルＭＯＳ＋−ランジスタがインアクティブになるので
、第３又は第２のＰチャネルＭＯＳトランジスタ、第１
及び第３のＮチャネルＭＯＳトランジスタ又は第２のＮ
チャネルＭＯＳトランジスタ、第１及び第５のＰチャネ
ルＭＯ３トランジスタ並びに第５のＮチャネルＭＯＳト
ランジスタがＮＡＮＤゲートとして機能する。このため
、第２の入力端からの入力信号がＯの場合においては、
第１及び第３の入力端からの入力信号が共に１である場
合に限り出力信号がＯとなる。[Operation] In the present invention, when the second input signal is O, the second or third P-channel MOS transistor and the fourth P-channel MOS transistor are active, and the second or third N-channel MOS transistor is active. Since the transistor and the fourth N-channel MOS+- transistor become inactive, the third or second P-channel MOS transistor, the first
and a third N-channel MOS transistor or a second N-channel MOS transistor
The channel MOS transistor, the first and fifth P-channel MO3 transistors, and the fifth N-channel MOS transistor function as a NAND gate. Therefore, when the input signal from the second input terminal is O,
The output signal becomes O only when the input signals from the first and third input terminals are both 1.
一方、第２の入力信号が１の場合には、第２又は第３の
ＮチャネルＭＯＳトランジスタ及び第４のＮチャネルＭ
ＯＳトランジスタがアクティブ、第２又は第３のＰチャ
ネルＭＯＳトランジスタ及び第４のＰチャネルＭＯＳト
ランジスタがインアクティブになるので、第３又は第２
のＮチャネルＭＯＳ＋−ランジスタ、第１及び第３のＰ
チャネルＭＯＳトランジスタ又は第２のＰチャネルＭＯ
Ｓトランジスタ、第１及び第５のＮチャネルＭＯＳトラ
ンジスタ並びに第５のＰチャネルＭＯＳ＋・ランジスタ
がＮＯＲゲートとして機能する。このため、第２の入力
端からの人力信号がｌの場合においては、第１及び第３
の入力端からの入力信号が共にＯである場合に限り出力
信号が１となる。On the other hand, when the second input signal is 1, the second or third N-channel MOS transistor and the fourth N-channel MOS transistor
Since the OS transistor is active and the second or third P-channel MOS transistor and fourth P-channel MOS transistor are inactive, the third or second
N-channel MOS+- transistors, first and third P
Channel MOS transistor or second P-channel MO
The S transistor, the first and fifth N-channel MOS transistors, and the fifth P-channel MOS+ transistor function as a NOR gate. Therefore, when the human input signal from the second input terminal is l, the first and third
The output signal becomes 1 only when the input signals from the input terminals of are both O.
このように、本発明においては、１０個のトランジスタ
だけで、第２の入力端への入力信号によりＮＡＮＤゲー
ト又はＮＯＲゲートを選択して、第１及び第３の入力端
への入力信号のＮＡＮＤ又はＮＯＲ結果を出力する選択
回路を構成することができる。In this way, in the present invention, the NAND gate or the NOR gate is selected by the input signal to the second input terminal, and the NAND gate or the NOR gate is connected to the input signal to the first and third input terminals using only 10 transistors. Alternatively, a selection circuit that outputs a NOR result can be configured.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第■の実施例に係る選択回路−〇− を示す回路図である。FIG. 1 shows a selection circuit according to the second embodiment of the present invention. FIG.
第１図に示すように、ＰチャネルＭＯＳ＋−ランジスタ
１は、そのソースが電源ＶＤＤに接続され、そのゲート
がゲート人力Ｃに接続されている。ＰチャネルＭＯＳト
ランジスタ２は、そのソースが電源■ＤＤに接続され、
そのゲートがゲート人力Ｂに接続されている。Ｐチャネ
ルＭＯＳトランジスタ３は、そのソースがＰチャネルＭ
ＯＳトランジスタ２のドレインに接続され、そのゲート
がゲート人力Ａに接続されている。ＰチャネルＭＯＳト
ランジスタ４は、そのソースがＰチャネルＭＯＳトラン
ジスタ１，３のドレインに共通接続され、そのゲートが
ゲート人力Ａに接続されている。ＰチャネルＭＯＳトラ
ンジスタ５は、そのソースがＰチャネルＭＯＳトランジ
スタ２のドレインに接続され、そのゲートがゲート人力
Ｃに接続されている。ＮチャネルＭＯＳトランジスタフ
は、そのソースが接地ＧＮＤに接続され、そのゲートが
ゲート人力Ｂに接続されている。ＮチャネルＭＯＳトラ
ンジスタ９は、そのソースが接地ＧＮＤに接１０−
続され、そのゲートがゲート人力Ｃに接続されている。As shown in FIG. 1, the P-channel MOS+- transistor 1 has its source connected to a power supply VDD, and its gate connected to a gate power C. The P-channel MOS transistor 2 has its source connected to the power supply ■DD,
That gate is connected to gate human power B. P-channel MOS transistor 3 has a source connected to P-channel MOS transistor 3.
It is connected to the drain of the OS transistor 2, and its gate is connected to the gate input A. The P channel MOS transistor 4 has its source commonly connected to the drains of the P channel MOS transistors 1 and 3, and its gate connected to the gate power A. P-channel MOS transistor 5 has its source connected to the drain of P-channel MOS transistor 2, and its gate connected to gate input C. The N-channel MOS transistor has its source connected to ground GND, and its gate connected to gate power B. The N-channel MOS transistor 9 has its source connected to the ground GND, and its gate connected to the gate power C.
ＮチャネルＭＯＳ＋−ランジスタ８は、そのソースがＮ
チャネルＭＯＳトランジスタ９のドレインに接続され、
そのゲートがゲート人力Ａに接続されている。Ｎチャネ
ルＭＯＳトランジスタロは、そのソースがＮチャネルＭ
ＯＳトランジスタフ、８のドレインに共通接続され、そ
のゲートがゲート人力Ａに接続されている。Ｎチャネル
ＭＯＳトランジスタ１０は、そのソースがＮチャネルＭ
ＯＳトランジスタ９のドレインに接続され、そのゲート
がゲート入力Ｂに接続されている。そして、Ｐチャネル
ＭＯＳトランジスタ４，５及びＮチャネルＭＯＳトラン
ジスタロ、１０のドレインは共通接続され、出力Ｏが取
出されている。The N-channel MOS+- transistor 8 has a source of N
connected to the drain of channel MOS transistor 9;
The gate is connected to gate human power A. An N-channel MOS transistor whose source is an N-channel MOS transistor
The drains of the OS transistors OFF and 8 are connected in common, and the gates thereof are connected to the gate input A. The N-channel MOS transistor 10 has a source connected to the N-channel MOS transistor 10.
It is connected to the drain of OS transistor 9, and its gate is connected to gate input B. The drains of P channel MOS transistors 4, 5 and N channel MOS transistors 4, 10 are commonly connected, and an output O is taken out.
次に、この選択回路の動作について下記第２表に示す真
理値表を参照して説明する。Next, the operation of this selection circuit will be explained with reference to the truth table shown in Table 2 below.
第２表
第１図及び第２表より明らかなように、先ず、Ａ＝○の
ときには、Ｂ＝Ｃ＝Ｏならば、ＰチャネルＭＯＳトラン
ジスタ１，４、ＰチャネルＭＯＳトランジスタ２，３．
４又はＰチャネルＭＯＳトランジスタ２，５を通して出
力Ｏには１が出力される。Ｂ＝Ｏ，Ｃ＝１ならば、Ｐチ
ャネルＭＯＳトランジスタ２，３．４を通して出力Ｏに
は１が出力される。Ｂ＝１．Ｃ＝０ならば、Ｐチャネル
ＭＯＳトランジスタ１，４又はＰチャネルＭＯＳトラン
ジスタ１，３．５を通して出力Ｏには１が出力される。Table 2 As is clear from FIGS. 1 and 2, first, when A=○, if B=C=O, P channel MOS transistors 1, 4, P channel MOS transistors 2, 3, .
4 or P channel MOS transistors 2 and 5, 1 is outputted to output O. If B=O and C=1, 1 is output to the output O through the P channel MOS transistors 2, 3.4. B=1. If C=0, 1 is output to output O through P channel MOS transistors 1 and 4 or P channel MOS transistors 1 and 3.5.
Ｂ＝Ｃ＝１ならば、ＮチャネルＭＯＳトランジスタ９．
１０を通して出力ＯにはＯが出力される。即ち、Ａ＝０
のときには、ゲート人力Ｂ、Ｃへの人力信号に対する出
力○の出力信号はＮＡＮＤ論理となる。If B=C=1, then N channel MOS transistor 9.
O is outputted to the output O through 10. That is, A=0
At this time, the output signal of the output ○ corresponding to the human power signal to the gates B and C becomes a NAND logic.
次に、Ａ＝１のときには、Ｂ＝Ｃ＝○ならば、Ｐチャネ
ルＭＯＳトランジスタ２，５を通して出力Ｏには１が出
力される。Ｂ＝Ｏ，Ｃ＝１ならば、ＮチャネルＭＯＳト
ランジスタ９，８．Ｅ３を通して出力○には０が出力さ
れる。Ｂ＝１．Ｃ＝Ｏならば、ＮチャネルＭＯＳトラン
ジスタ７．６又はＮチャネルＭＯＳトランジスタフ、８
．１０を通して出力ＯにはＯが出力される。Ｂ＝Ｃ＝
１ならば、ＮチャネルＭＯＳトランジスタフ、８、Ｎチ
ャネルＭＯＳトランジスタ８，９．Ｅ３又はＮチャネル
ＭＯＳトランジスタ９，１０を通して出力ＯにはＯが出
力される。即ち、Ａ＝Ｏのときには、ゲート人力Ｂ、Ｃ
への入力信号に対する出力Ｏの出力信号はＮＯＲ論理と
なる。Next, when A=1, if B=C=○, 1 is outputted to the output O through the P channel MOS transistors 2 and 5. If B=O, C=1, N-channel MOS transistors 9, 8 . 0 is output to the output ○ through E3. B=1. If C=O, N channel MOS transistor 7.6 or N channel MOS transistor off, 8
．． O is outputted to the output O through 10. B=C=
If 1, N channel MOS transistors off, 8, N channel MOS transistors 8, 9 . O is outputted to the output O through E3 or N channel MOS transistors 9 and 10. That is, when A=O, gate human power B, C
The output signal of output O with respect to the input signal to is NOR logic.
３−
従って、本実施例においては、ゲート人力Ａへの入力値
によりＮＡＮＤゲート又はＮＯＲゲートを選択して、ゲ
ート入力Ｂ、Ｃへの入力値のＮＡＮＤ又はＮＯＲをとっ
て出力することができる。3- Therefore, in this embodiment, a NAND gate or a NOR gate can be selected depending on the input value to the gate input A, and the NAND or NOR of the input values to the gate inputs B and C can be output.
第２図は本発明の第２の実施例に係る選択回路を示す回
路図である。FIG. 2 is a circuit diagram showing a selection circuit according to a second embodiment of the present invention.
この実施例では、第１図のＰチャネルＭＯＳトランジス
タ２，３に対応するＰチャネルＭＯＳトランジスタ１７
．１８のゲート入力及び第１図のＮチャネルＭＯＳＩ−
ランジスタ８，９に対応するＮチャネルＭＯＳトランジ
スタ２３，２４のゲート入力を夫々入れ替えている点が
第１の実施例と異なっている。即ち、第２図に示すよう
に、ＰチャネルＭＯＳトランジスタ１６は、そのソース
が電源ＶＤＤに接続され、そのゲートがゲート人力Ｃに
接続されている。ＰチャネルＭＯＳトランジスタ１７は
、そのソースが電源ＶＤＤに接続され、そのゲートがゲ
ート人力ａに接続されている。ＰチャネルＭＯＳトラン
ジスタ１８は、そのソースがＰチャネルＭＯＳトランジ
スタ１７のドレインに１４−
接続され、そのゲートがゲート人力すに接続されている
。ＰチャネルＭＯＳトランジスタ（９は、そのソースが
ＰチャネルＭＯＳ＋−ランジスタ（６゜１８のドレイン
に共通接続され、そのゲートがゲート人力ａに接続され
ている。ＰチャネルＭＯＳトランジスタ２０は、そのソ
ースがＰチャネルＭＯＳトランジスタ１７のドレインに
接続され、そのゲートがゲート人力Ｃに接続されている
。ＮチャネルＭＯＳトランジスタ２２は、そのソースが
接地ＧＮＤに接続され、そのゲートがゲート人力すに接
続されている。ＮチャネルＭＯＳトランジスタ２４は、
そのソースが接地ＧＮＤに接続され、そのゲートがゲー
ト入力ａに接続されている。ＮチャネルＭＯＳトランジ
スタ２３は、そのソースがＮチャネルＭＯＳトランジス
タ２４のドレインに接続され、そのゲートがゲート人力
Ｃに接続されている。ＮチャネルＭＯＳトランジスタ２
１は、そのソースがＮチャネルＭＯＳトランジスタ２２
゜２３のドレインに共通接続され、そのゲートがゲート
人力ａに接続されている。ＮチャネルＭＯＳトランジス
タ２５は、そのソースがＮチャネルＭＯＳトランジスタ
２４のドレインに接続され、そのゲートがゲート人力す
に接続されている。ＰチャネルＭＯＳトランジスタ１９
，２０及びＮチャネルＭＯＳトランジスタ２１，２５の
ドレインは共通接続され、出力Ｏが取出されている。In this embodiment, a P-channel MOS transistor 17 corresponding to P-channel MOS transistors 2 and 3 in FIG.
．． 18 gate inputs and N-channel MOSI- in FIG.
This embodiment differs from the first embodiment in that the gate inputs of N-channel MOS transistors 23 and 24 corresponding to transistors 8 and 9 are exchanged, respectively. That is, as shown in FIG. 2, the P-channel MOS transistor 16 has its source connected to the power supply VDD, and its gate connected to the gate power C. The P-channel MOS transistor 17 has its source connected to the power supply VDD, and its gate connected to the gate power a. P-channel MOS transistor 18 has its source connected to the drain of P-channel MOS transistor 17, and its gate connected to the gate input terminal. The sources of the P-channel MOS transistors (9) are commonly connected to the drains of the P-channel MOS +- transistor (6°18), and the gates thereof are connected to the gate input a.The P-channel MOS transistors 20 have their sources connected to the It is connected to the drain of channel MOS transistor 17, and its gate is connected to gate input C. N-channel MOS transistor 22 has its source connected to ground GND, and its gate connected to gate input C. The N-channel MOS transistor 24 is
Its source is connected to ground GND, and its gate is connected to gate input a. The N-channel MOS transistor 23 has its source connected to the drain of the N-channel MOS transistor 24, and its gate connected to the gate input C. N channel MOS transistor 2
1, its source is an N-channel MOS transistor 22
23, and its gate is connected to gate power a. The N-channel MOS transistor 25 has its source connected to the drain of the N-channel MOS transistor 24, and its gate connected to the gate input. P channel MOS transistor 19
, 20 and the drains of N-channel MOS transistors 21 and 25 are commonly connected, and an output O is taken out.
次に、この選択回路の動作について下記第３表に示す真
理値表を参照して説明する。Next, the operation of this selection circuit will be explained with reference to the truth table shown in Table 3 below.
第３表
第２図及び第３表より明らかなように、先ず、
ａ＝Ｏのときには、ｂ＝ｃ＝Ｏならば、ＰチャネルＭＯ
Ｓトランジスタ１６，１９、ＰチャネルＭＯＳトランジ
スタ１７，１８．１９又はＰチャネルＭＯＳトランジス
タ１７，２０を通して出力０には１が出力される。ｂ＝
○、ｃ＝１ならば、ＰチャネルＭＯＳトランジスタ１７
，１８．１９を通して出力Ｏには１が出力される。ｂ＝
１．ｃ＝Ｏならば、ＰチャネルＭＯＳトランジスタ１６
゜１９又はＰチャネルＭＯ３トランジスタ１７，２０を
通して出力Ｏには１が出力される。ｂ＝ｃ二１ならば、
ＮチャネルＭＯＳトランジスタ２４゜２５を通して出力
ＯにはＯが出力される。即ち、ａ＝Ｏのときには、ゲー
ト人力ｂ＋ｃへの入力信号に対する出力Ｏの出力信号は
ＮＡＮＤ論理となる。As is clear from Table 3, Figure 2 and Table 3, first, when a=O, if b=c=O, then the P-channel MO
1 is output to the output 0 through the S transistors 16, 19, the P channel MOS transistors 17, 18, 19, or the P channel MOS transistors 17, 20. b=
○, if c=1, P channel MOS transistor 17
, 18.19, 1 is output to the output O. b=
1. If c=O, P channel MOS transistor 16
1 is outputted to the output O through the P channel MO3 transistors 17 and 20. If b=c21,
O is outputted to the output O through N channel MOS transistors 24 and 25. That is, when a=O, the output signal of the output O with respect to the input signal to the gate input b+c becomes NAND logic.
次に、ａ＝１のときには、ｂ＝ｃ＝ｏならば、Ｐチャネ
ルＭＯＳトランジスタ１６，１８．２０を通して出力Ｏ
には１が出力される。ｂ ” Ｏ＋ ｃ＝ｌならば、
ＮチャネルＭＯＳトランジスタ２４゜２３．２１を通し
て出力ＯにはＯが出力される。Next, when a=1, if b=c=o, the output O is passed through the P channel MOS transistors 16, 18, and 20.
1 is output. If b ” O+ c=l,
O is outputted to the output O through the N-channel MOS transistor 24°23.21.
１７−
ｔ）＝１．ｃ＝ｏならば、ＮチャネルＭＯＳトランジス
タ２２，２１又はＮチャネルＭＯＳトランジスタ２４，
２５を通して出力Ｏには○が出力される。ｂ＝ｃ二１な
らば、ＮチャネルＭＯＳトランジスタ２２，２１、Ｎチ
ャネルＭＯＳトランジスタ２４．２３．２１又はＮチャ
ネルＭＯＳトランジスタ２４，２５を通して出力Ｏには
Ｏが出力される。即ち、ａ＝０のときには、ゲート人力
す。17-t)=1. If c=o, N channel MOS transistors 22, 21 or N channel MOS transistor 24,
25 and outputs O to the output O. If b=c21, O is output to the output O through the N channel MOS transistors 22, 21, the N channel MOS transistors 24, 23, 21, or the N channel MOS transistors 24, 25. That is, when a=0, the gate is manually operated.
Ｃへの入力信号に対する出力Ｏの出力信号はＮＯＲ論理
となる。The output signal of output O with respect to the input signal to C becomes NOR logic.
従って、本実施例においても、ゲート人力ａへの入力信
号によりＮＡＮＤゲート又はＮＯＲゲートを選択して、
ゲート人力す、ｃへの入力信号のＮＡＮＤ又はＮＯＲを
とって出力することができる。Therefore, in this embodiment as well, the NAND gate or the NOR gate is selected by the input signal to the gate a,
It is possible to NAND or NOR the input signals to the gates 1 and 2 and output the result.
［発明の効果］
以上説明したように本発明によれば、半導体集積回路内
の選択回路を非論理ゲートで構成することができる。こ
のため、回路構成素子数を削減することができ、選択回
路の収納面積をより一層小１８−
さくすることができる。[Effects of the Invention] As explained above, according to the present invention, a selection circuit in a semiconductor integrated circuit can be configured with non-logic gates. Therefore, the number of circuit components can be reduced, and the storage area of the selection circuit can be further reduced.
従って、本発明に係る選択回路を例えばＵＰ−ＤＯＷＮ
カウンタ回路のキャリ一部として大量に使用した場合に
は、その素子数の低減効果がより一層発揮され、チップ
面積の小型化に大いに寄与するという効果を奏する。Therefore, the selection circuit according to the present invention can be used, for example, in UP-DOWN
When used in large quantities as a carry part of a counter circuit, the effect of reducing the number of elements is even more pronounced, and the effect is that it greatly contributes to miniaturization of the chip area.
第１図は本発明の第１の実施例に係る選択回路を示す回
路図、第２図は本発明の第２の実施例に係る選択回路を
示す回路図、第３図は従来の選択回路を示す回路図であ
る。
１〜５，１６〜２０：ＰチャネルＭＯＳ＋−ランジスタ
、６〜１０．２１〜２５；ＮチャネルＭＯＳトランジス
タ、１１；インバータ、１２；ＮＡＮＤゲート、１３；
ＮＯＲゲート、１４． １５；ＭＯＳトランジスタＮ
Ａ、Ｂｒ Ｃｚ ａ、ｂ＋ Ｃ＋Ｄ、Ｅ、Ｆ；ゲー
ト入力、Ｏ；出力FIG. 1 is a circuit diagram showing a selection circuit according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a selection circuit according to a second embodiment of the invention, and FIG. 3 is a conventional selection circuit. FIG. 1 to 5, 16 to 20: P channel MOS+- transistor, 6 to 10. 21 to 25; N channel MOS transistor, 11; inverter, 12; NAND gate, 13;
NOR gate, 14. 15; MOS transistor N
A, Br Cz a, b+ C+D, E, F; Gate input, O; Output
Claims (1)
の入力端に接続された第１のＰチャネルＭＯＳトランジ
スタと、そのソースが電源に接続され、そのゲートが第
２及び第３の入力端のうちの一方の入力端に接続された
第２のＰチャネルＭＯＳトランジスタと、そのソースが
前記第２のＰチャネルＭＯＳトランジスタのドレインに
接続され、そのゲートが前記第２及び第３の入力端のう
ちの他方の入力端に接続された第３のＰチャネルＭＯＳ
トランジスタと、そのソースが前記第１及び第３のＰチ
ャネルＭＯＳトランジスタのドレインに共通接続され、
そのゲートが前記第２の入力端に接続され、そのドレイ
ンが出力端に接続された第４のＰチャネルＭＯＳトラン
ジスタと、そのソースが前記第２のＰチャネルＭＯＳト
ランジスタのドレインに接続され、そのゲートが前記第
１の入力端に接続され、そのドレインが前記出力端に接
続された第５のＰチャネルＭＯＳトランジスタと、その
ソースが接地に接続され、そのゲートが前記第３の入力
端に接続された第１のＮチャネルＭＯＳトランジスタと
、そのソースが接地に接続され、そのゲートが前記第１
及び第２の入力端のうちの一方の入力端に接続された第
２のＮチャネルＭＯＳトランジスタと、そのソースが前
記第２のＮチャネルＭＯＳトランジスタのドレインに接
続され、そのゲートが前記第１及び第２の入力端のうち
の他方の入力端に接続された第３のＮチャネルＭＯＳト
ランジスタと、そのソースが前記第１及び第３のＮチャ
ネルＭＯＳトランジスタのドレインに共通接続され、そ
のゲートが前記第２の入力端に接続され、そのドレイン
が前記出力端に接続された第４のＮチャネルＭＯＳトラ
ンジスタと、そのソースが前記第２のＮチャネルＭＯＳ
トランジスタのドレインに接続され、そのゲートが前記
第３の入力端に接続され、そのドレインが前記出力端に
接続された第５のＮチャネルＭＯＳトランジスタと、を
有することを特徴とする選択回路。(1) Its source is connected to the power supply and its gate is connected to the first
a first P-channel MOS transistor whose source is connected to the power supply and whose gate is connected to one of the second and third input terminals; a third P-channel MOS transistor, the source of which is connected to the drain of the second P-channel MOS transistor, and the gate of which is connected to the other of the second and third input terminals; M.O.S.
a transistor whose source is commonly connected to the drains of the first and third P-channel MOS transistors;
a fourth P-channel MOS transistor whose gate is connected to the second input terminal and whose drain is connected to the output terminal; and whose source is connected to the drain of the second P-channel MOS transistor, whose gate is connected to the first input terminal, and has a drain connected to the output terminal, a fifth P-channel MOS transistor whose source is connected to ground, and whose gate is connected to the third input terminal. a first N-channel MOS transistor whose source is connected to ground, and whose gate is connected to the first N-channel MOS transistor;
and a second N-channel MOS transistor connected to one input terminal of the second input terminals, the source thereof is connected to the drain of the second N-channel MOS transistor, and the gate thereof is connected to the first and second input terminals. a third N-channel MOS transistor connected to the other input terminal of the second input terminals; its source is commonly connected to the drains of the first and third N-channel MOS transistors; and its gate is connected to the drain of the first and third N-channel MOS transistors; a fourth N-channel MOS transistor connected to the second input terminal and whose drain is connected to the output terminal; and a fourth N-channel MOS transistor whose source is connected to the second N-channel MOS transistor.
A selection circuit comprising: a fifth N-channel MOS transistor connected to the drain of the transistor, whose gate is connected to the third input terminal, and whose drain is connected to the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198605A JPH0362728A (en) | 1989-07-31 | 1989-07-31 | Selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198605A JPH0362728A (en) | 1989-07-31 | 1989-07-31 | Selection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362728A true JPH0362728A (en) | 1991-03-18 |
Family
ID=16393977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198605A Pending JPH0362728A (en) | 1989-07-31 | 1989-07-31 | Selection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362728A (en) |
-
1989
- 1989-07-31 JP JP1198605A patent/JPH0362728A/en active Pending
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