JPH0362728A

JPH0362728A - 選択回路

Info

Publication number: JPH0362728A
Application number: JP1198605A
Authority: JP
Inventors: Shinichi Hirano; 平野　進一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1991-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は半導体集積回路内の論理ゲートの出力信号を選
択する選択回路に関する。

［従来の技術］従来、この種の選択回路では２種類の論理ゲートの出力
信号を選択信号によりマルチ・プレクスしていた。

第３図は従来の選択回路の一例を示す回路図である。

第３図に示すように、ゲート人力Ｅから入力される入力
信号は、ＮＡＮＤゲート１２の一方の入力端に入力され
ると共に、ＮＯＲゲート１３の一方の入力端に入力され
ている。ゲート人力Ｆから入力される入力信号は、ＮＡ
ＮＤゲート１２の他方の入力端に入力されると共に、Ｎ
ＯＲゲート１３の他方の入力端に入力されている。ＮＡ
ＮＤゲート１２はゲート入力Ｅ、　　Ｉｉ’の入力信号
のＮＡＮＤをとって出力する。ＮＯＲゲート１３はゲー
ト人力Ｅ、Ｆの入力信号のＮＯＲをとって出力する。

ＭＯＳトランジスタ１４及び■５は、そのソースが夫々
ＮＡＮＤゲート１２の出力端とＮＯＲゲート１３の出力
端とに接続されており、そのドレインは出力Ｏに共通接
続されている。ゲート人力りから入力される入力信号は
、ＭＯＳトランジスタ１５のゲートに入力されると共に
、インバータ１１を介してＭＯＳトランジスタ１４のゲ
ートに入力されている。

このように構成された選択回路においては、ゲート人力
りから入力される選択信号によって一方のＭＯＳトラン
ジスタ１４又は１５をオンすることにより、ＮＡＮＤゲ
ート１２又はＮＯＲゲート１３から出力されるＮＡＮＤ
信号又はＮＯＲ信号をマルチプレクスしている。従って
、下記第１表の真理値表に示すように、ゲート人力りの
入力信号によりゲート人力Ｅ、Ｆの入力信号に対する出
力Ｏの出力信号を選択することができる。

第１表［発明が解決しようとする課題］しかしながら、従来の選択回路においては、２種類の論
理ゲートとこれら論理ゲートの出力信号を選択するため
マルチ・プレクス回路とが必要である。このため、半導
体集積回路が大きくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
従来よりも少ないトランジスタ数で従来と同等の機能を
実現することができる選択回路を５− 提供することを目的とする。

［課題を解決するための手段］本発明に係る選択回路は、そのソースが電源に接続され
、そのゲートが第１の入力端に接続された第１のＰチャ
ネルＭＯＳトランジスタと、そのソースが電源に接続さ
れ、そのゲートが第２及び第３の入力端のうちの一方の
入力端に接続された第２のＰチャネルＭＯＳＩ−ランジ
スタと、そのソースが前記第２のＰチャネルＭＯＳトラ
ンジスタのドレインに接続され、そのゲートが前記第２
及び第３の入力端のうちの他方の入力端に接続された第
３のＰチャネルＭＯＳトランジスタと、そのソースが前
記第１及び第３のＰチャネルＭＯＳトランジスタのドレ
インに共通接続され、そのゲートが前記第２の入力端に
接続され、そのドレインが出力端に接続された第４のＰ
チャネルＭＯＳトランジスタと、そのソースが前記第２
のＰチャネルＭＯＳトランジスタのドレインに接続され
、そのゲートが前記第１の入力端に接続され、そのドレ
インが前記出力端に接続された第５のＰチャネ６− ルＭＯＳトランジスタと、そのソースが接地に接続され
、そのゲートが前記第３の入力端に接続された第１のＮ
チャネルＭＯＳトランジスタと、そのソースが接地に接
続され、そのゲートが前記第１及び第２の入力端のうち
の一方の入力端に接続された第２のＮチャネルＭＯＳト
ランジスタと、そのソースが前記第２のＮチャネルＭＯ
Ｓ＋−ランジスタのドレインに接続され、そのゲートが
前記第１及び第２の入力端のうちの他方の入力端に接続
された第３のＮチャネルＭＯＳトランジスタと、そのソ
ースが前記第１及び第３のＮチャネルＭＯＳトランジス
タのドレインに共通接続され、そのゲートが前記第２の
入力端に接続され、そのドレインが前記出力端に接続さ
れた第４のＮチャネルＭＯＳトランジスタと、そのソー
スが前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンに接続され、そのゲートが前記第３の入力端に接続さ
れ、そのドレインが前記出力端に接続された第５のＮチ
ャネルＭＯＳトランジスタと、を有することを特徴とす
る。

［作用］本発明においては、第２の入力信号がＯの場合には、第
２又は第３のＰチャネルＭＯＳトランジスタ及び第４の
ＰチャネルＭＯＳトランジスタがアクティブ、第２又は
第３のＮチャネルＭＯＳトランジスタ及び第４のＮチャ
ネルＭＯＳ＋−ランジスタがインアクティブになるので
、第３又は第２のＰチャネルＭＯＳトランジスタ、第１
及び第３のＮチャネルＭＯＳトランジスタ又は第２のＮ
チャネルＭＯＳトランジスタ、第１及び第５のＰチャネ
ルＭＯ３トランジスタ並びに第５のＮチャネルＭＯＳト
ランジスタがＮＡＮＤゲートとして機能する。このため
、第２の入力端からの入力信号がＯの場合においては、
第１及び第３の入力端からの入力信号が共に１である場
合に限り出力信号がＯとなる。

一方、第２の入力信号が１の場合には、第２又は第３の
ＮチャネルＭＯＳトランジスタ及び第４のＮチャネルＭ
ＯＳトランジスタがアクティブ、第２又は第３のＰチャ
ネルＭＯＳトランジスタ及び第４のＰチャネルＭＯＳト
ランジスタがインアクティブになるので、第３又は第２
のＮチャネルＭＯＳ＋−ランジスタ、第１及び第３のＰ
チャネルＭＯＳトランジスタ又は第２のＰチャネルＭＯ
Ｓトランジスタ、第１及び第５のＮチャネルＭＯＳトラ
ンジスタ並びに第５のＰチャネルＭＯＳ＋・ランジスタ
がＮＯＲゲートとして機能する。このため、第２の入力
端からの人力信号がｌの場合においては、第１及び第３
の入力端からの入力信号が共にＯである場合に限り出力
信号が１となる。

このように、本発明においては、１０個のトランジスタ
だけで、第２の入力端への入力信号によりＮＡＮＤゲー
ト又はＮＯＲゲートを選択して、第１及び第３の入力端
への入力信号のＮＡＮＤ又はＮＯＲ結果を出力する選択
回路を構成することができる。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第■の実施例に係る選択回路−〇− を示す回路図である。

第１図に示すように、ＰチャネルＭＯＳ＋−ランジスタ
１は、そのソースが電源ＶＤＤに接続され、そのゲート
がゲート人力Ｃに接続されている。ＰチャネルＭＯＳト
ランジスタ２は、そのソースが電源■ＤＤに接続され、
そのゲートがゲート人力Ｂに接続されている。Ｐチャネ
ルＭＯＳトランジスタ３は、そのソースがＰチャネルＭ
ＯＳトランジスタ２のドレインに接続され、そのゲート
がゲート人力Ａに接続されている。ＰチャネルＭＯＳト
ランジスタ４は、そのソースがＰチャネルＭＯＳトラン
ジスタ１，３のドレインに共通接続され、そのゲートが
ゲート人力Ａに接続されている。ＰチャネルＭＯＳトラ
ンジスタ５は、そのソースがＰチャネルＭＯＳトランジ
スタ２のドレインに接続され、そのゲートがゲート人力
Ｃに接続されている。ＮチャネルＭＯＳトランジスタフ
は、そのソースが接地ＧＮＤに接続され、そのゲートが
ゲート人力Ｂに接続されている。ＮチャネルＭＯＳトラ
ンジスタ９は、そのソースが接地ＧＮＤに接１０− 続され、そのゲートがゲート人力Ｃに接続されている。

ＮチャネルＭＯＳ＋−ランジスタ８は、そのソースがＮ
チャネルＭＯＳトランジスタ９のドレインに接続され、
そのゲートがゲート人力Ａに接続されている。Ｎチャネ
ルＭＯＳトランジスタロは、そのソースがＮチャネルＭ
ＯＳトランジスタフ、８のドレインに共通接続され、そ
のゲートがゲート人力Ａに接続されている。Ｎチャネル
ＭＯＳトランジスタ１０は、そのソースがＮチャネルＭ
ＯＳトランジスタ９のドレインに接続され、そのゲート
がゲート入力Ｂに接続されている。そして、Ｐチャネル
ＭＯＳトランジスタ４，５及びＮチャネルＭＯＳトラン
ジスタロ、１０のドレインは共通接続され、出力Ｏが取
出されている。

次に、この選択回路の動作について下記第２表に示す真
理値表を参照して説明する。

第２表第１図及び第２表より明らかなように、先ず、Ａ＝○の
ときには、Ｂ＝Ｃ＝Ｏならば、ＰチャネルＭＯＳトラン
ジスタ１，４、ＰチャネルＭＯＳトランジスタ２，３．
４又はＰチャネルＭＯＳトランジスタ２，５を通して出
力Ｏには１が出力される。Ｂ＝Ｏ，Ｃ＝１ならば、Ｐチ
ャネルＭＯＳトランジスタ２，３．４を通して出力Ｏに
は１が出力される。Ｂ＝１．Ｃ＝０ならば、Ｐチャネル
ＭＯＳトランジスタ１，４又はＰチャネルＭＯＳトラン
ジスタ１，３．５を通して出力Ｏには１が出力される。

Ｂ＝Ｃ＝１ならば、ＮチャネルＭＯＳトランジスタ９．
１０を通して出力ＯにはＯが出力される。即ち、Ａ＝０
のときには、ゲート人力Ｂ、Ｃへの人力信号に対する出
力○の出力信号はＮＡＮＤ論理となる。

次に、Ａ＝１のときには、Ｂ＝Ｃ＝○ならば、Ｐチャネ
ルＭＯＳトランジスタ２，５を通して出力Ｏには１が出
力される。Ｂ＝Ｏ，Ｃ＝１ならば、ＮチャネルＭＯＳト
ランジスタ９，８．Ｅ３を通して出力○には０が出力さ
れる。Ｂ＝１．Ｃ＝Ｏならば、ＮチャネルＭＯＳトラン
ジスタ７．６又はＮチャネルＭＯＳトランジスタフ、８
．１０を通して出力ＯにはＯが出力される。Ｂ＝Ｃ＝　
１ならば、ＮチャネルＭＯＳトランジスタフ、８、Ｎチ
ャネルＭＯＳトランジスタ８，９．Ｅ３又はＮチャネル
ＭＯＳトランジスタ９，１０を通して出力ＯにはＯが出
力される。即ち、Ａ＝Ｏのときには、ゲート人力Ｂ、Ｃ
への入力信号に対する出力Ｏの出力信号はＮＯＲ論理と
なる。

３− 従って、本実施例においては、ゲート人力Ａへの入力値
によりＮＡＮＤゲート又はＮＯＲゲートを選択して、ゲ
ート入力Ｂ、Ｃへの入力値のＮＡＮＤ又はＮＯＲをとっ
て出力することができる。

第２図は本発明の第２の実施例に係る選択回路を示す回
路図である。

この実施例では、第１図のＰチャネルＭＯＳトランジス
タ２，３に対応するＰチャネルＭＯＳトランジスタ１７
．１８のゲート入力及び第１図のＮチャネルＭＯＳＩ−
ランジスタ８，９に対応するＮチャネルＭＯＳトランジ
スタ２３，２４のゲート入力を夫々入れ替えている点が
第１の実施例と異なっている。即ち、第２図に示すよう
に、ＰチャネルＭＯＳトランジスタ１６は、そのソース
が電源ＶＤＤに接続され、そのゲートがゲート人力Ｃに
接続されている。ＰチャネルＭＯＳトランジスタ１７は
、そのソースが電源ＶＤＤに接続され、そのゲートがゲ
ート人力ａに接続されている。ＰチャネルＭＯＳトラン
ジスタ１８は、そのソースがＰチャネルＭＯＳトランジ
スタ１７のドレインに１４− 接続され、そのゲートがゲート人力すに接続されている
。ＰチャネルＭＯＳトランジスタ（９は、そのソースが
ＰチャネルＭＯＳ＋−ランジスタ（６゜１８のドレイン
に共通接続され、そのゲートがゲート人力ａに接続され
ている。ＰチャネルＭＯＳトランジスタ２０は、そのソ
ースがＰチャネルＭＯＳトランジスタ１７のドレインに
接続され、そのゲートがゲート人力Ｃに接続されている
。ＮチャネルＭＯＳトランジスタ２２は、そのソースが
接地ＧＮＤに接続され、そのゲートがゲート人力すに接
続されている。ＮチャネルＭＯＳトランジスタ２４は、
そのソースが接地ＧＮＤに接続され、そのゲートがゲー
ト入力ａに接続されている。ＮチャネルＭＯＳトランジ
スタ２３は、そのソースがＮチャネルＭＯＳトランジス
タ２４のドレインに接続され、そのゲートがゲート人力
Ｃに接続されている。ＮチャネルＭＯＳトランジスタ２
１は、そのソースがＮチャネルＭＯＳトランジスタ２２
゜２３のドレインに共通接続され、そのゲートがゲート
人力ａに接続されている。ＮチャネルＭＯＳトランジス
タ２５は、そのソースがＮチャネルＭＯＳトランジスタ
２４のドレインに接続され、そのゲートがゲート人力す
に接続されている。ＰチャネルＭＯＳトランジスタ１９
，２０及びＮチャネルＭＯＳトランジスタ２１，２５の
ドレインは共通接続され、出力Ｏが取出されている。

次に、この選択回路の動作について下記第３表に示す真
理値表を参照して説明する。

第３表第２図及び第３表より明らかなように、先ず、ａ＝Ｏのときには、ｂ＝ｃ＝Ｏならば、ＰチャネルＭＯ
Ｓトランジスタ１６，１９、ＰチャネルＭＯＳトランジ
スタ１７，１８．１９又はＰチャネルＭＯＳトランジス
タ１７，２０を通して出力０には１が出力される。ｂ＝
○、ｃ＝１ならば、ＰチャネルＭＯＳトランジスタ１７
，１８．１９を通して出力Ｏには１が出力される。ｂ＝
１．ｃ＝Ｏならば、ＰチャネルＭＯＳトランジスタ１６
゜１９又はＰチャネルＭＯ３トランジスタ１７，２０を
通して出力Ｏには１が出力される。ｂ＝ｃ二１ならば、
ＮチャネルＭＯＳトランジスタ２４゜２５を通して出力
ＯにはＯが出力される。即ち、ａ＝Ｏのときには、ゲー
ト人力ｂ＋ｃへの入力信号に対する出力Ｏの出力信号は
ＮＡＮＤ論理となる。

次に、ａ＝１のときには、ｂ＝ｃ＝ｏならば、Ｐチャネ
ルＭＯＳトランジスタ１６，１８．２０を通して出力Ｏ
には１が出力される。ｂ　”　Ｏ＋　　ｃ＝ｌならば、
ＮチャネルＭＯＳトランジスタ２４゜２３．２１を通し
て出力ＯにはＯが出力される。

１７− ｔ）＝１．ｃ＝ｏならば、ＮチャネルＭＯＳトランジス
タ２２，２１又はＮチャネルＭＯＳトランジスタ２４，
２５を通して出力Ｏには○が出力される。ｂ＝ｃ二１な
らば、ＮチャネルＭＯＳトランジスタ２２，２１、Ｎチ
ャネルＭＯＳトランジスタ２４．２３．２１又はＮチャ
ネルＭＯＳトランジスタ２４，２５を通して出力Ｏには
Ｏが出力される。即ち、ａ＝０のときには、ゲート人力
す。

Ｃへの入力信号に対する出力Ｏの出力信号はＮＯＲ論理
となる。

従って、本実施例においても、ゲート人力ａへの入力信
号によりＮＡＮＤゲート又はＮＯＲゲートを選択して、
ゲート人力す、ｃへの入力信号のＮＡＮＤ又はＮＯＲを
とって出力することができる。

［発明の効果］以上説明したように本発明によれば、半導体集積回路内
の選択回路を非論理ゲートで構成することができる。こ
のため、回路構成素子数を削減することができ、選択回
路の収納面積をより一層小１８− さくすることができる。

従って、本発明に係る選択回路を例えばＵＰ−ＤＯＷＮ
カウンタ回路のキャリ一部として大量に使用した場合に
は、その素子数の低減効果がより一層発揮され、チップ
面積の小型化に大いに寄与するという効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る選択回路を示す回
路図、第２図は本発明の第２の実施例に係る選択回路を
示す回路図、第３図は従来の選択回路を示す回路図であ
る。１〜５，１６〜２０：ＰチャネルＭＯＳ＋−ランジスタ
、６〜１０．２１〜２５；ＮチャネルＭＯＳトランジス
タ、１１；インバータ、１２；ＮＡＮＤゲート、１３；
ＮＯＲゲート、１４．　１５；ＭＯＳトランジスタＮ　
Ａ、Ｂｒ　Ｃｚ　　ａ、ｂ＋　　Ｃ＋Ｄ、Ｅ、Ｆ；ゲー
ト入力、Ｏ；出力

Claims

【特許請求の範囲】

（１）そのソースが電源に接続され、そのゲートが第１
の入力端に接続された第１のＰチャネルＭＯＳトランジ
スタと、そのソースが電源に接続され、そのゲートが第
２及び第３の入力端のうちの一方の入力端に接続された
第２のＰチャネルＭＯＳトランジスタと、そのソースが
前記第２のＰチャネルＭＯＳトランジスタのドレインに
接続され、そのゲートが前記第２及び第３の入力端のう
ちの他方の入力端に接続された第３のＰチャネルＭＯＳ
トランジスタと、そのソースが前記第１及び第３のＰチ
ャネルＭＯＳトランジスタのドレインに共通接続され、
そのゲートが前記第２の入力端に接続され、そのドレイ
ンが出力端に接続された第４のＰチャネルＭＯＳトラン
ジスタと、そのソースが前記第２のＰチャネルＭＯＳト
ランジスタのドレインに接続され、そのゲートが前記第
１の入力端に接続され、そのドレインが前記出力端に接
続された第５のＰチャネルＭＯＳトランジスタと、その
ソースが接地に接続され、そのゲートが前記第３の入力
端に接続された第１のＮチャネルＭＯＳトランジスタと
、そのソースが接地に接続され、そのゲートが前記第１
及び第２の入力端のうちの一方の入力端に接続された第
２のＮチャネルＭＯＳトランジスタと、そのソースが前
記第２のＮチャネルＭＯＳトランジスタのドレインに接
続され、そのゲートが前記第１及び第２の入力端のうち
の他方の入力端に接続された第３のＮチャネルＭＯＳト
ランジスタと、そのソースが前記第１及び第３のＮチャ
ネルＭＯＳトランジスタのドレインに共通接続され、そ
のゲートが前記第２の入力端に接続され、そのドレイン
が前記出力端に接続された第４のＮチャネルＭＯＳトラ
ンジスタと、そのソースが前記第２のＮチャネルＭＯＳ
トランジスタのドレインに接続され、そのゲートが前記
第３の入力端に接続され、そのドレインが前記出力端に
接続された第５のＮチャネルＭＯＳトランジスタと、を
有することを特徴とする選択回路。