JPH0363210B2 - - Google Patents

Description

【発明の詳細な説明】 関連出願の記載 本発明の方法は、ある点から見れば、「一体化
された短絡部を有する絶縁ゲート形半導体素子を
製造するための自己整合式最小マスク法」の名称
のビクター・エイ・ケイ・テンプルの米国特許出
願番号第406731号および「一体化された短絡部を
有する絶縁ゲート形半導体素子を二段エツチング
および拡散−選択的酸化兼用障壁の使用によつて
製造するための自己整合式最小マスク法」の名称
のビクター・エイ・ケイ・テンプルの米国特許出
願番号第396172号明細書中に開示された各種の方
法の変法を成すものである。なお、これらの特許
出願明細書の内容は引用によつて本明細書中に併
合されるものとする。上記の米国特許出願第
406731号はまた、本発明の実施に際して有用な各
種のサブプロセス（sub−process）を開示してい
る点でも重要である。例として、ソース接触部用
の窓を設けるために使用し得る（たとえば選択的
酸化技術に基づく）各種のサブプロセス並びにソ
ースおよびベース領域を形成するために使用し得
る各種のサブプロセスが挙げられる。

発明の背景 本発明は、MOSFETのごとき絶縁ゲート形の
電力用半導体素子並びにMOSFET類似の構造を
含んだその他の一層複雑な素子たとえば絶縁ゲー
ト形整流器（IGR）、MOSゲート形サイリスタお
よびその他のMOS形トランジスタまたはMOSサ
イリスタ複合素子の製造方法に関するものであ
る。更に詳しく言えば本発明は、厳密な位置合せ
を要するマスキング工程無しに上記の素子の上部
電極領域およびベース領域を形成し、それによつ
て最小セル寸法を縮小させる方法に関する。

公知の電力用MOSFETは、一般に、単一のシ
リコン半導体ウエーハ上に形成された多数の（時
には数千ないし数万の）単位セルから成つてい
る。かかる単位セルは300ミル（0.3インチ）程度
の寸法を有しかつ電気的に並列接続されている。
各々の単位セルは約25ミクロンの幅を有するのが
通例である。かかる単位セルに関しては、細長い
ストリツプ状をはじめとする各種の幾何学的形態
が可能である。

電力用MOSFETを製造するための公知技術の
１つとして二重拡散技術がある。それによれば、
先ず最初に、たとえばＮ形半導体材料の共通ドレ
イン領域がN⁺形の基板上に形成される。その後、
−導電形の不純物を導入するための第１の拡散工
程によつてドレイン領域の内部にベース領域が形
成され、次いで反対導電形の不純物を導入するた
めの第２の拡散工程によつてベース領域の内部に
ソース領域が形成される。ドレイン領域がＮ形で
あれば、アクセプタ不純物を用いて第１の拡散工
程を実施することによつてＰ形のベース領域が形
成され、次いでドナー不純物を用いて第２の拡散
工程を実施することによつてN⁺形のソース領域
が形成される。ドレイン領域の表面においては、
ベース領域がソース領域とドレイン領域との間に
帯状部として存在することになる。

その表面上には、ゲート絶縁層によつて隔離さ
れながらベース領域の帯状部を覆うようにして導
電性のゲート電極を形成することによつて絶縁ゲ
ート電極構造物が規定される。通例、ゲート電極
は高濃度の不純物を添加したポリシリコンから成
つている。動作時には、適当な極性の電圧をゲー
ト電極に印加すると、電界がゲート絶縁層を貫通
してベース領域の内部にまで広がり、それによつ
て表面の直下に導電性チヤンネルが誘起される。
その結果、ソース領域とドレイン領域との間には
導電性チヤンネルを通つて水平方向に電流が流れ
るのである。

かかる絶縁ゲート電極構造物を形成するために
は、ベース領域およびソース領域を形成するため
の不純物導入に先立つて、初期のウエーハ準備工
程に際して一様なゲート絶縁酸化物層および一様
な不純物添加ポリシリコン層がドレイン領域上に
設置される。次いで、ポリシリコン層およびゲー
ト絶縁酸化物層中に溝を食刻することにより、ド
レイン領域に沿つて離隔した絶縁ゲート電極構造
物が形成される。

電力用MOSFETの場合、ソース、ベースおよ
びドレイン領域は寄生的バイポーラトランジスタ
のエミツタ、ベースおよびコレクタにそれぞれ対
応している。公知のごとく、電力用MOSFETの
動作時にこのような寄生的バイポーラトランジス
タがターンオンすると、電力用MOSFETの阻止
電圧およびdv／dt特性が実質的に低下する。従
つて、電力用MOSFETの動作時における寄生的
バイポーラトランジスタのターンオンを防止する
ため、ソースおよびベース領域を構成する層同士
をオーミツク接続手段によつて短絡するのが普通
である。

これと同じ一般的なMOSFET構造は、その他
のより複雑な素子中にも含まれることがある。た
とえば、N⁺形基板の代りにP⁺形基板を使用する
ことができる。かかるP⁺形基板は、短絡部の密
度に応じ、MOSゲート形サイリスタまたは絶縁
ゲート形整流器（IGR）の陽極領域を構成する。
この場合、前述のごとくにしてＮ形のドレイン領
域が形成されるが、ここではより一般的に「第１
の領域」と呼ぶ。それに対し、P⁺形の陽極領域
を「第２の領域」と呼ぶ。第１の領域内には前述
のごとくにしてP⁺形のベース領域が形成され、
次いでベース領域内にN⁺形の領域が形成される。
IGRの場合、このようなN⁺形の領域は前述の場
合のごとくにソース領域とは呼ばないで、整流器
陰極領域またはより一般的に上部電極領域と呼
ぶ。

別の例としては、中位濃度のＰ形不純物を添加
した第２の領域の下方にN⁺形の第３の領域を設
置することによつてMOSゲート形サイリスタの
下部主電極領域を形成することもできる。

これらの場合のいずれにおいても、MOSゲー
ト構造は本質的に同一であつて、素子全体の構造
における唯一の実質的な変更箇所は第１の領域よ
り下方の層に関するものであることが認められよ
う。いずれの場合においても、（MOSFETのソ
ース領域、IGRの陰極領域またはMOSゲート形
サイリスタの主電極領域のいずれにせよ）上部電
極領域とベース領域との間に短絡部を設けること
が所望される。また、いずれの場合においても、
素子の上部電極領域およびゲート電極には金属端
子が接続される。

本明細書中においては、便宜上、本発明が主に
MOSFETに関連して説明される。しかしなが
ら、上記の説明に基づけば、本発明がその他各種
の絶縁ゲート形半導体素子にも等しく適用できる
ことは言うまでもなかろう。

現在製造されている公知の電力用MOSFETの
構造に基づけば、５〜７のマスキング工程が要求
されるのが通例であり、しかも正しく動作する素
子を得るためには幾つかのマスクを相互に高い精
度で位置合せしなければならない。特に、第１お
よび第２の拡散工程の間においてソース−ベース
間短絡部を形成する際には、ベース拡散表面区域
の一部を覆う拡散障壁が選択的マスキングによつ
て設置され、それにより選択的マスキングを受け
た区域内ではベース領域中へのソース拡散が防止
される。その結果、ベース領域の短絡用延長部が
表面にまで達して存在することになる。その後、
選択的マスクが除去され、そしてソース端子用の
金属被膜が設置される。かかるソース端子金属被
膜の一部はまた、ベース領域の先程マスキングさ
れた領域にもオーミツク接触する。

従来の方法においては多数のマスキング工程が
含まれかつ位置合せが必要とされる結果、歩留り
は低くなる。その上、位置狂いに対する許容差を
設ける必要があるため、単位セルの寸法を不必要
に大きくしなければならず、その結果として広が
り抵抗効果が増大するので望ましくない。更にま
た、従来の方法では一般に遠隔のゲート接触部を
有する封入ゲート電極構造物が形成されるが、そ
の結果としてゲート入力インピーダンスが増大す
ることにもなる。前述の特許出願番号第406731号
明細書中には、電力用MOSFETおよび類似の素
子を製造するための各種の方法が開示されてい
る。これらの方法は、最小数の写真食刻マスキン
グ工程を含みかつ幾つかの点でフエイルセーフ方
式となつていることを特徴とするものである。上
記の米国特許出願番号第406731号明細書中に開示
された方法に従つてポリシリコンゲート形
MOSFETを製造する際には、先ず最初に、ドレ
イン領域、その表面上に一様に形成されたゲート
絶縁層および導電性のポリシリコンゲート層を含
む半導体ウエーハが用意される。続くマスキング
およびエツチング工程により、ポリシリコンゲー
ト層およびゲート絶縁層を貫通してドレイン領域
にまで達する溝が食刻される。一般に、米国特許
出願番号第406731号の方法は単一のアンダーカツ
トエツチング工程を使用する結果、ポリシリコン
ゲート電極上には張出し層（overhang layer）
が残される。ポリシリコンゲート層の残留部分は
ドレイン領域に沿つて離隔したポリシリコンゲー
ト電極構造物を規定することになる。このような
ポリシリコンゲート電極構造物をマスクとして使
用しながら、ポリシリコンゲート電極間の表面か
らドレイン領域内に不純物が導入され、次いで熱
拡散によつてそれらを移動させることによつて適
切に配置されたベース領域およびソース領域が形
成される。その場合のソース領域は、横方向およ
び縦方向のいずれについても、ベース領域の内部
に位置している。そこに開示された各種の方法に
従えば、ベースおよびソース領域用の不純物はイ
オン注入、気体不純物源の拡散またはそれらの併
用によつて導入される。イオン注入の場合、ある
種の変法では不純物がゲート絶縁層を通して導入
される。また、ソース領域を貫通してそれの表面
の一部にまで達するベース領域の短絡用延長部を
形成するための幾つかの変法も開示されている。
これらの変法の多くはアンダーカツトエツチング
によつて形成された張出し層をソース領域の表面
にまで達するベース領域の延長部を形成するため
のマスクとして使用しており、従つて自己マスキ
ング方式のものである。米国特許出願番号第
406731号明細書中に開示された方法に従えば、２
種の一般的MOSFET構造が形成される。一方の
構造は金属被覆された指状ゲート端子を有するも
ので、これは−マスク法に従つて形成される。他
方の構造は絶縁酸化物中に封入されかつ遠隔のゲ
ート接触部に接続された指状ゲートを有するもの
で、これは三マスク法に従つて形成される。いず
れの構造の場合にも、好適な方法はポリシリコン
ゲート電極材料の選択的酸化を要求し、従つてか
かる選択的酸化を達成するための各種の手段が記
載されている。

他方、前述の米国特許出願番号第396172号明細
書中には、二段エツチングの使用により、自己マ
スキング用の張出し層を残すためのアンダーカツ
トエツチングを必要とすることなしにソース−ベ
ース間短絡部の形成を可能にする各種の変法が開
示されている。（とは言え、金属被膜をソース端
子とゲート端子とに自動的に分離するためには、
導電性耐熱材料の張出し層が存在することが有益
である。） 要約すれば、米国特許出願番号第396172号の変
法は次のような手順に従つてソース−ベース間短
絡部を形成するものである。(1)最初のウエーハ準
備工程に続き、ドレイン領域に狭い幅のエツチン
グを施すことによつて幅の狭い溝が形成される。
(2)かかる幅の狭い溝の側壁をマスクとして使用し
ながら、初期ベース領域が形成されかつ窒化物マ
スクが設置される。(3)横方向エツチングを施して
溝を広げることにより、窒化物マスクがゲートか
ら離隔する。(4)窒化物マスクを使用しながら、拡
散によつてソースおよびベース領域が形成されか
つゲートの側壁が選択的に酸化される。

さて本発明は、ソース−ベース間短絡部を形成
するための別の二段エツチング法を提供しようと
するものである。

発明の概要 本発明の目的の１つは、絶縁ゲート形半導体素
子の自己整合式製造方法、とりわけMOSFETの
場合について述べれば、ソース領域、ベース領域
およびソース−ベース間のオーミツク短絡部を形
成するための方法を提供することにある。

また、直接に金属被覆された指状ゲート接触部
または遠隔のゲート電極接触部を有する素子の製
造に適した上記のごとき方法を提供することも本
発明の目的の１つである。

絶縁ゲート形半導体素子の自己整合式製造方法
を本発明の一実施態様に従つて簡単に述べれば、
先ず最初に、主面を有する一導電形（たとえばＮ
形）の第１の領域（たとえばMOSFETのドレイ
ン領域）を含んだ半導体ウエーハ（たとえばシリ
コンウエーハ）が用意される。かかるウエーハの
初期準備工程として、たとえば二酸化シリコンか
ら成るゲート絶縁層およびたとえば高濃度の不純
物を添加した例えばN⁺形のポリシリコンから成
る導電性ゲート電極層が相次いで形成される。製
造すべき電力用MOSFETが絶縁酸化物中に封入
されかつ遠隔のゲート接触部に接続された指状ゲ
ートを有するものである場合には、上記のポリシ
リコンゲート電極層には直ちにマスキング施すこ
とができる。しかるに、金属被覆された指状ゲー
ト端子を有する電力用MOSFETを製造する場合
には、高温加工に耐える（たとえば窒化シリコン
の）上部マスク層をポリシリコンゲート電極層上
に設置することが好ましい。

次に、一般にソース領域の最終位置を規定する
開口を持つた耐食マスクがウエーハ上に設置され
る。封入ゲート電極を有する電力用MOSFETを
製造するための第１の方法は三マスク法であるか
ら、上記の耐食マスクはかかる方法において使用
される第１のマスクである。しかるに、金属被覆
された指状ゲート端子を有する電力用MOSFET
を製造するための第２の方法は−マスク法である
から、上記の耐食マスクはかかる方法において使
用される唯一のマスクである。

本発明においては二段エツチング操作が使用さ
れる。次に行われるのが第１段のエツチングであ
る。適当なエツチング法に従つて少なくともゲー
ト絶縁層に達するまでポリシリコンゲート電極層
を食刻することにより、比較的幅の狭い溝が形成
される。

次いで、反対導電形（たとえばＰ形）の短絡領
域を形成するために適した不純物がたとえばイオ
ン注入によつてドレイン領域内に導入される。そ
の場合のイオン注入は実質的に垂直に行えばよ
い。この工程に際しては、ポリシリコンゲート電
極層の残留部分がマスクとして役立つ。好適な実
施態様に従えば、短絡領域用不純物のイオン注入
はゲート絶縁層の除去に先立つて実施され、従つ
てかかるイオン注入はゲート絶縁層を通して行わ
れる。本発明方法中のいずれかの時点において、
すなわちイオン注入の直後あるいは後述の拡散ま
たは加熱工程中において、短絡領域用不純物をた
とえば熱拡散により少なくとも垂直方向に所望の
深さまで移動させることにより、主面から所望の
深さにまで広がる短絡領域が得られることにな
る。

次いで、ポリシリコンゲート電極層の残留部分
に対し第２段のエツチングとして横方向エツチン
グを施すことにより、主面から上方に伸びかつ主
面に沿つて離隔したポリシリコン絶縁ゲート電極
構造物が形成される。この時点に至れば上記の耐
食マスクを除去してよい。

次に、反対導電形（たとえばＰ形）のベース領
域を形成するために適した不純物がドレイン領域
内に導入され、かつ一導電形（たとえばN⁺形）
のソース領域を形成するために適した不純物がベ
ース領域内に導入される。こうして導入された不
純物を熱拡散させることにより、ベースおよびソ
ース領域に適当な位置および形状が付与される。
その結果、主面内においてはベース領域がソース
領域とドレイン領域との間に反対導電形の帯状部
として存在し、かつベース領域の帯状部の活性部
分は絶縁ゲート電極構造物の少なくとも一部分の
下方に位置することになる。続く金属被覆工程に
おいてソース−ベース間短絡部が完成されるよう
にするため、ベース領域およびそれに対応する短
絡領域は主面の下方において反対導電形の連続し
た領域を成している。

ソースおよびベース領域用の不純物は、ゲート
絶縁層を通してのイオン注入によつて導入するこ
とが好ましい。とは言え、最初にゲート絶縁層を
除去しさえすれば、気体不純物源の拡散を使用す
ることもできる。重要な点は、特定の自己マスキ
ング技術に従つて短絡領域の位置を規定するため
の張出し層が意図的に形成される米国特許出願番
号第406731号明細書中に記載の各種の方法と異な
り、イオン注入の場合に垂直な注入方向を使用で
きることにある。

本法中のいずれかの時点において、ポリシリコ
ンゲート電極の少なくとも側壁が酸化される。そ
の際には、ソース接触部用の窓を設けるための独
立したマスキング工程を必要としなくても金属被
膜をソース領域に接触させ得るようにするため、
ソース領域の表面を酸化することなしにポリシリ
コンゲート電極の側壁を酸化するような選択的酸
化を実施することが好ましい。前述の米国特許出
願番号第406731号明細書中に一層詳しく記載され
ている通り、かかる選択的酸化を達成するために
は２つの一般的方法を使用することができる。

第１の方法に従えば、ゲート絶縁層中に窒化シ
リコン層が含まれる。ポリシリコンゲート電極の
選択的酸化は、ソース領域上のゲート絶縁層を除
去するのに先立ち、酸素の存在下で加熱すること
によつて達成される。この場合、ソース領域の酸
化は窒化シリコン層の存在によつて防止されるの
である。

選択的酸化を達成するための第２の方法に従え
ば、ゲート絶縁層中に窒化シリコン層が含まれな
い。これは完成した素子の性能の点から見て有益
である。なぜなら、窒化物／酸化物のサンドイツ
チ構造中には不安定な電荷が存在することがある
からである。その代り、ソース領域上には後にな
つてから窒化シリコンの酸化マスク層が形成され
る。このような酸化マスク層は、たとえば、イオ
ン注入または低圧真空蒸着によつて形成すること
ができる。

更にまた、追加のマスキング工程が必要になる
点を犠牲にすれば、ソース領域上における窒化シ
リコンの酸化マスク層を排除し、そしてソース領
域の表面を酸化させてもよい。この場合には、ソ
ース接触部用の窓を設けるため、マスクを用いて
酸化物のエツチングが行われる。追加のマスキン
グ工程が要求されるとは言え、ソース−ベース間
短絡部はやはりマスキング工程の必要なしに形成
されるのである。

ゲート絶縁層がまだ除去されていなければ、こ
の時点において除去される。その結果、ソース領
域内においてはシリコンが露出することになる。

本発明方法における残りの工程は金属被覆工程
である。金属被覆された指状ゲート端子を形成す
るための−マスク法の場合には、ウエーハ表面上
に金属（たとえばアルミニウム）が蒸着される。
かかる金属は上位のゲート接触部分と下位のソー
ス接触部分とに自動的に分離する。封入ゲート電
極を形成するための三マスク法の場合には、追加
のマスキングおよびエツチング工程の使用によ
り、ソース領域以外のウエーハ部分にゲート接触
部用の窓が設けられる。更に、第３のマスキング
工程を用いてパターン形成を施すことにより、金
属被膜がソース端子部分とゲート端子部分とに分
離される。

本発明の利点の１つは、記載される方法の多く
がフエイルセーフ方式のものであることにある。
すなわち、個々の単位セルが完全には形成されな
いことがあつても、素子全体としては支障が無い
のである。その結果、高い歩留りが達成される。
かかる事例の１つとして、最初のマスキング工程
におけるホトレジストエラー（すなわち、ホトレ
ジストが存在してはならない箇所に存在していた
り、あるいは存在すべき箇所に存在していなかつ
たりすること）が挙げられる。このような場合で
も、単位セルは動作しないかも知れないが、素子
全体としては正しく動作するのである。別の事例
としては、素子のある区域においてソース−ベー
ス間短絡部が形成されない場合が挙げられる。

起こり得る致命的な支障モードは比較的少な
い。１つの事例としては、ソース端子とゲート端
子とが接触して素子を短絡させるような金属被覆
エラーが挙げられる。

発明の詳細な記載 本発明の新規な特徴は、前記特許請求の範囲中
に明確に記載されている。とは言え、本発明の構
成や内容並びにその他の目的や特徴は添付の図面
を参照しながら以下の詳細な説明を読むことによ
つて一層良く理解されよう。

本明細書中では、便宜上、主としてN⁺形ソー
ス領域、Ｐ形ベースまたはチヤンネル領域および
N^-形ドレイン領域を有するMOSFETに関連して
本発明の素子および製造方法が説明されることを
前以て注意しておきたい。更に一般的に述べれ
ば、本発明の方法はN⁺形の上部電極領域、Ｐ形
のベース領域およびＮ形の第１の領域を有する絶
縁ゲート形半導体素子に関連して説明されるので
ある。しかしながら、形成される活性領域同士が
正反対の導電形を有するような各種の素子にも本
発明が等しく適用できることは言うまでもない。

第１の一般的形態の素子は、絶縁酸化物中に封
入され、次いで上部電極領域の金属被膜によつて
包囲されたゲート電極を有することを特徴とする
ものである。この場合には、遠隔のゲート接触部
が使用される。ゲート電極中にはただ１つの導電
層が存在すればよいが、ゲート入力抵抗を低下さ
せるために第２の層が使用されることもある。こ
のような形態の素子は、第１〜１２図に関連して
詳細に記載される三マスク法に従つて製造され
る。

本発明はまた、一般にゲート入力抵抗を低くす
るために金属被覆された指状ゲート端子を有する
ことによつて高周波動作が可能であることを特徴
とする素子に対しても適用することができる。こ
のような形態の素子は、第１３〜１８図に関連し
て本明細書中に記載される−マスク法に従つて製
造される。

とは言え、封入ゲート電極形成用の三マスク法
は幾つかの利点を有することに留意すべきであ
る。第一に、張出し層が存在する場合のようにソ
ースおよびベース領域を形成するための傾斜イオ
ン注入工程を必要とすることなく、ソース領域、
ベース領域および短絡領域のすべてを形成するこ
とができる。第二に、高温加工に耐え得る保護層
をポリシリコンゲート電極の上面に設置する必要
が無い。なぜなら、いずれのマスキング層にも幾
つかの高温加工工程に耐えて残存することは要求
されないからである。

更にまた、以下において詳細に記載される方法
は現時点において好適な特定の実施態様であるこ
とにも留意すべきである。なお、かかる方法や変
法を以下に記載される場合とは異なる組合せによ
つて使用することが可能であり、また各種の工程
を以下に記載される場合とは異なる順序で実施す
ることも可能であることは言うまでもない。

＜封入ゲート電極素子＞ 先ず第１図を見ると、電力用MOSFET５０の
活性部分の部分断面図が示されている。この場
合、１つの単位セル５２は完全に図示されている
が、それに隣接する単位セルは部分的にしか示さ
れていない。公知の通り、電力用MOSFETは単
一の半導体ウエーハ５４上に形成された多数の単
位セルから成つていて、それらの単位セルは電気
的に並列接続されている。単位セル５２はN^-形
シリコン半導体材料から成る共通ドレイン領域５
６を有していて、かかるドレイン領域５６には高
濃度の不純物を添加したN⁺形の基板６０を介し
て共通の金属端子５８がオーミツク接触してい
る。現時点において好適な半導体材料はシリコン
であるが、その他の半導体材料（たとえばヒ化ガ
リウム）も使用可能である。

単位セル５２はまた、ドレイン領域５６の内部
に形成されたN⁺ソース領域６２およびＰ形ベー
ス領域６４をも有している。ウエーハ５４の表面
６６においては、各々のベース領域６４はＮ形の
ソース領域６２とドレイン領域５６との間にＰ形
半導体材料の帯状部６８として存在している。
N⁺形ソース領域６２、Ｐ形ベース領域６４およ
びN^-形ドレイン領域５６によつて形成された寄
生的バイポーラトランジスタのターンオンを防止
するため、P⁺形の短絡領域６９またはソース領
域６２を貫通してそれの表面にまで達するベース
領域６４の延長部から成るソース−ベース間短絡
部が設置されている。かかる短絡部は、ソース端
子用の金属被膜の一部によつて完成される。

電界効果トランジスタの動作に役立つエンハン
スメント形チヤンネルを誘起させるため、表面６
６上にはベース領域６４を構成するＰ形半導体材
料の帯状部６８を少なくとも覆うようにしてゲー
ト絶縁層７２および導電性ゲート電極７０が配置
されている。その結果、ゲート電極７０の間には
溝が規定され、そしてかかる溝の底部にはソース
領域６２（および短絡領域６９）が位置すること
になる。

一実施態様に従えば、ゲート絶縁層７２はサン
ドイツチ構造を有する。下記に詳述される理由に
より、このような構造のゲート絶縁層は二酸化シ
リコンから成る第１の酸化物層７４、窒化シリコ
ンから成る窒化物層７６、および（所望ならば）
やはり二酸化シリコンから成る第２の酸化物層７
８によつて構成されている。

ポリシリコンから成るゲート電極７０は、側壁
および上面を含め、保護酸化物層７９中に完全に
封入されている。封入されたゲート電極７０を含
むウエーハの活性部分全体は、ソース端子用の金
属被膜８８によつて被覆されている。従つて、遠
隔のゲート接触部が必要とされ、その結果として
ゲート入力抵抗が高くなる。（とは言え、第１０
〜１２図に関連して後述される実施態様に従えば
低いゲート入力抵抗が得られることが認められよ
う。） 第１図からわかる通り、ソース電極用の金属被
膜８８はソース領域６２および短絡領域６９の両
方とオーミツク接触しており、それによつてソー
ス領域６２とベース領域６４とのオーミツク接触
が達成されている。

第１図のベース領域６４、ソース領域６２およ
び短絡領域６９は、後述のごとき熱拡散工程によ
つて最終位置にまで移動させられる。これらの領
域の大まかな位置は第１図に示されているが、図
からわかる通り、ベース領域の表面部分すなわち
帯状部６８は完全に導電性ゲート電極７０の下方
に位置しており、従つてソース領域６２と導電性
ゲート電極７０との間には重なり部分９０が存在
している。なお熱拡散工程の実施に当つては、重
なり部分９０の幅が少なくとも０以上になるよう
に、換言すれば重なり部分９０が必ず存在するよ
うに制御することが必要である。

動作について述べれば、各々の単位セルは通常
には非導通状態にあつて、比較的高い耐電圧を有
している。ゲート電極７０に正の電圧が印加され
ると、ゲート絶縁層７２を貫通してベース領域６
４内にまで広がる電界が発生する。それによつて
Ｐ形ベース領域６４から電子が吸引される結果、
ゲート電極７０およびゲート絶縁層７２の下方に
位置する表面６６の直下に薄いＮ形チヤンネルが
誘起される。公知の通り、ゲート電圧が高くなる
ほどチヤンネルの導電性は大きくなり、従つて流
れる動作電流も多くなる。電流は、ソース領域６
２とドレイン領域５６との間では表面６６の近く
を水平方向に流れ、次いで残りのドレイン領域５
６および基板６０中を垂直方向に流れてドレイン
端子５８に到達する。

＜その他の絶縁ゲート形素子＞ 上記に略述した通り、第１図に示された一般的
なMOSFET構造物は本発明の方法の適用対象と
なる絶縁ゲート形半導体素子全般を代表するもの
である。

たとえば、絶縁ゲート形整流器（IGR）を得る
ためには、第１図中の基板６０をP⁺形のものと
し、それによつて整流器陽極領域を構成すればよ
い。ここでは、N^-形領域５６はより一般的に第
１の領域と呼び、また基板６０はより一般的に第
２の領域と呼ぶ。ソース領域６２は整流器陰極領
域を構成するわけであるが、本明細書中ではより
一般的に上部電極領域と呼ぶ。

同様に、明確には図示されていないが、中位濃
度のＰ形不純物を添加した第２の領域６０の下方
にN⁺形の第３の領域（図示せず）を形成するこ
とによつてMOSゲート形サイリスタを得ること
もできる。この場合、第３の領域はサイリスタの
主端子領域を構成することになる。

通常の素子製造方法においては、自明のごと
く、先ず下部の層（すなわち、MOSゲート形サ
イリスタの場合ならば第３の領域）が形成され、
それからたとえばエピタキシヤル成長技術によつ
て上部の層が相次いで形成される。

以下の説明においては、便宜上、本発明の方法
はMOSFETに関連して詳細に記載される。しか
しながら、本発明の方法が上記およびその他の絶
縁ゲート形半導体素子全般に対して等しく適用で
きることは言うまでもない。

＜第２〜９図の封入ゲート電極形成用三マスク法
＞ 第２図に関連して述べれば、先ず最初にN^-形
のドレイン領域５６を含むシリコン半導体ウエー
ハ５４が準備される。そのためには、先ず低い抵
抗率を持つた適当なウエーハ基板６０が用意され
るが、これはたとえば10ミルの厚さおよび
0.001Ω・cmを持つたN⁺形の基板であればよい。
次いで、エピタキシヤル成長により、たとえば２
ミルの厚さおよび25Ω・cmの抵抗率を持つたドレ
イン領域５６がウエーハ６０上に形成される。こ
れは典型的な500Vの構造物である。

次に、第１の酸化物層７４、窒化物層７６およ
び第２の酸化物層７８を相次いで生成させること
により、ドレイン領域５６の表面６６上にゲート
絶縁層７２が形成される。酸化物層７４および７
８は、それぞれ熱酸化および化学蒸着によつて生
成させればよい。また、窒化物層７６は化学蒸着
によつて生成させればよい。窒化物層７６はポリ
シリコンゲート電極７０の側壁の選択的酸化を容
易にするために含まれるものであるから、以後の
中間工程において窒化物の酸化マスクが形成され
るような変法あるいはソース接触部用の窓を設け
るために追加のマスキング工程が使用されるよう
な変法においては省略することもできる。第２の
酸化物層７８の使用もまた随意であつて、これは
窒化物層７６を保護しながらポリシリコンゲート
電極材料の選択的酸化を容易にするために含まれ
る。なぜなら、多くのポリシリコン用エツチング
剤は窒化シリコンを侵食するが、二酸化シリコン
はそれらに良く耐えるからである。この酸化物層
７８はまた、ゲート絶縁層７２中およびゲート絶
縁層７２とゲート電極層９１との界面における機
械的応力を低減させるためにも役立つ。

次に、最終のゲート電極７０の厚さ（たとえば
1.0μ）に適した厚さを有する高導電率のゲート電
極層９１がゲート絶縁層７２上に形成される。か
かるゲート電極層９１は、高濃度のN⁺形または
P⁺形不純物（図示の場合はN⁺形不純物）を添加
したポリシリコンから成ることが好ましい。とは
言え、導電性のゲート電極層９１用としてその他
の材料（たとえば金属ケイ化物）を使用すること
もできる。いかなる材料を使用するにせよ、それ
の一般的要求条件としては(1)制御下で酸化可能で
あること、(2)酸化物を侵食しないエツチング法ま
たはエツチング剤によるエツチングが可能である
こと、(3)良好な導電性を有すること、並びに(4)シ
リコンに対して適度に整合した熱膨脹率を有する
ことが挙げられる。

初期のウエーハ準備工程に続き、ソース領域お
よび短絡領域の最終位置を規定する開口９４を持
つた第１の耐食マスク９２が写真食刻法によつて
形成される。なお、かかる第１のマスクについて
は第９図に関連して後記に一層詳しい説明が行わ
れる。

次に、第３Ａおよび３Ｂに見られるごとく、初
期エツチング工程が実施される。かかる初期エツ
チング工程は、第１の耐食マスク９２の開口９４
によつて規定された区域内のゲート電極層９１を
貫通してゲート絶縁層７２に達するまで実施され
る。第３Ａ図は好適な選択的エツチングの結果を
示し、また第３Ｂ図は使用可能な等方性エツチン
グの結果を示している。

第３Ａ図の選択的エツチングは、単位セルの寸
法を小さくできるため、封入ゲート電極形素子の
場合に適当である。第１６〜１８図に関連して後
述されるような−マスク法に従つて製造される金
属被覆ゲート電極形素子の場合には、金属被膜を
ソース端子とゲート端子とに自動的に分離させる
ため、垂直な側壁を与える指向性エツチングが不
可欠であると考えることができる。ポリシリコン
に対して実質的に垂直なエツチングを施すために
は、電界を用いて指向性を実現する幾つかの公知
方法が使用できるが、それらは一般に乾式エツチ
ング法として知られている。本発明の実施に際し
て使用するのに適した乾式エツチング法の一例と
しては反応イオンエツチングが挙げられる。

第２の酸化物層７８の存在は、窒化物層７６を
ポリシリコン用エツチング剤から保護することに
よつてエツチング工程を容易にする。たとえば、
多くのプラズマエツチング法はポリシリコンを良
く侵食しかつ窒化シリコンをかなり良く侵食する
が、二酸化シリコンによつて遮断されるのであ
る。

第３Ａおよび３Ｂ図に示された初期エツチング
工程に続き、短絡領域６９を形成するための不純
物がゲート絶縁層７２を通してのイオン注入によ
つてドレイン領域５６内に導入される。第４Ａお
よび４Ｂ図に示されるごとく、短絡領域用不純物
の注入は実質的に垂直に行われるのであつて、そ
の際には第１の耐食マスク９２およびゲート電極
層９１の残留部分がマスクとして役立つことにな
る。かかる短絡領域用不純物の注入は、比較的浅
く行われ、かつ（あるいは）拡散速度の比較的遅
いＰ形不純物（たとえばインジウム）を用いて行
われる。なぜなら、本法の終了時において、短絡
領域６９の深さはソース領域６２の深さより著し
く大きくてはならないからである。

公知のイオン注入法を使用することができる。
その例としては、たとえば、Proc.IEEE第56巻第
３号（1968年３月）の295〜319頁に収載されたジ
エイ・エフ・ギボンズの論文「半導体におけるイ
オン注入−第部：飛程分布理論および実験」並
びに同誌第60巻第９号（1972年９月）の1062〜
1096頁に収載されたジエイ・エフ・ギボンズの論
文「半導体におけるイオン注入−第部：損傷発
生およびアニール」中に記載のものが挙げられ
る。

次に第５Ａおよび５Ｂ図に関連して述べると、
短絡領域用不純物を導入する工程に続き、ゲート
電極層９１の残留部分に対して横方向エツチング
が施される。すなわち、第１の耐食マスク９２の
下方にアンダーカツトを設けることによつてゲー
ト電極７０の最終寸法が規定されることになる。
次いで、第１の耐食マスク９２が除去される。

次に第６図に移れば、第５Ａおよび５Ｂ図の横
方向エツチング工程に続く中間工程として、ベー
ス領域６４およびソース領域６２を形成するため
の適当な不純物がゲート電極７０間のドレイン領
域内に導入される。これらの領域の形成は拡散に
よつて行つてもよいし、あるいは第６図に示され
るごとくイオン注入によつて行つてもよい。な
お、ゲート電極７０上に張出し層が存在しないた
め、イオン注入は垂直に行えばよい点に注目すべ
きである。

ゲート電極７０中にPN接合が形成されるのを
防止するため、化学蒸着によつて形成された窒化
物層（図示せず）が第１の耐食マスク９２の下に
含まれていてもよい。かかる窒化物層はイオン注
入後に除去される。

次に、ゲート電極７０の上面および側壁を選択
的に酸化して封入用の酸化物層７９を生成させれ
ば、第７図の構造物が得られる。

かかる選択的酸化を著しく容易にする手段とし
て、短絡領域６９、ベース領域６４およびソース
領域６２を形成するための上記イオン注入はゲー
ト絶縁層７２を通して行われ、従つてゲート絶縁
層７２は実質的に無傷のままで残される。イオン
注入後の適当な時点において、ベース領域６４お
よびソース領域６２を形成するための不純物は熱
拡散によつて適正な位置にまで移動させられる。
かかる熱拡散は１回にまとめて行つてもよいし、
あるいは複数回の工程に分けて行つてもよい。
（便宜上、第６および７図は熱拡散後における位
置を示しており、従つてイオン注入直後における
位置を正確に示しているわけではない。） ベース領域６４およびソース領域６２を形成す
るための不純物を最終位置にまで移動させる熱拡
散工程は、第７図に示された選択的酸化工程と同
時に行うことが好ましい。最も効率的な方法に従
えば、全てのイオン注入が同時に行われ、そして
選択的酸化工程中に全ての不純物が同時に移動さ
せられる。

第７図に関連して更に詳しく述べれば、ゲート
電極７０の上面および側壁を選択的に酸化して酸
化物層７９を生成させる中間工程は酸素の存在下
で加熱することによつて達成される。こうして得
られた酸化物層７９はゲート絶縁層７２中の第１
の酸化物層７４よりもずつと厚い。ゲート電極７
０間のソース領域６２の酸化は、ゲート絶縁層７
２中の窒化物層７６の存在によつて防止される。
なお、ゲート電極７０の上面および側壁の選択的
酸化に先立ち、ソース領域内に位置する第２の酸
化物層７８を選択的エツチングにより除去して窒
化物層７６を露出させておくことが好ましい。選
択的酸化技術に関するこれ以上の情報は、
IEEE・エレクトロン・デバイス・レターズ第
EDL−２巻第10号（1981年10月）の244〜247頁
に収載されたジエイ・ヒユイ、テイー・ワイ・チ
ユウ、エス・ウオンおよびダブリユー・ジー・オ
ールドハムの論文「高密度MOS用の選択的酸化
技術」中に見出すことができる。

この時点における素子は、所要の最終加工を施
せばよい状態にある。すなわち、金属被覆のため
にソース領域６２および短絡領域６９を露出さ
せ、ゲート接触部用の窓を設け、金属被覆を行
い、次いで金属被膜にパターン形成を施すことに
よつて完成した素子が得られるのである。

第８図に関連して詳しく述べれば、適当なエツ
チング剤（たとえば酸化物用の緩衝フツ化水素酸
および窒化物用の熱リン酸）を用いた選択的エツ
チングにより、ゲート電極７０の間に位置するゲ
ート絶縁層７２中の第１の酸化物層７４、窒化物
層７６および（まだ存在しているならば）第２の
酸化物層７８が除去され、それによつてソース領
域６２の表面上にシリコンが露出される。ゲート
絶縁層７２中の酸化物層７４および７８のエツチ
ングは（第７図に示されるごとくにして形成され
た）ゲート封入用の酸化物層７９を除去すること
なく容易に達成されるが、それはゲート封入用の
酸化物層７９の方がずつと厚いからである。多少
の侵食は受けるが、ゲート封入用の酸化物層７９
が完全に除去されてしまうことはない。

次いで、素子５０の活性部分とは異なる遠隔部
分において、ゲート接触部用の窓がゲート封入用
の酸化物層７９を貫通して設けられる。公知の通
り、これは第２のマスク９８を用いて実施される
が、かかる第２のマスクの外形は第９図に示され
ている。

その後、第１図に示されるごとく、素子全体に
わたつて金属被膜８８が蒸着される。次いで、第
３のマスク１００（第９図）を用いてパターン形
成を施すことにより、金属被膜８８がソース端子
とゲート端子とに分離される。

＜導電性の大きい封入ゲート形成用の方法（第１
０〜１２図）＞ 遠隔ゲート接触部を有する封入ゲート電極構造
物におけるゲート入力抵抗を低下させるため、ゲ
ート電極７０はポリシリコンから成るゲート電極
層９１上に耐熱金属ケイ化物（たとえばケイ化モ
リブデン）の層を含むことができる。ケイ化モリ
ブデンは高濃度の不純物を添加したポリシリコン
よりも大きい導電性を有し、しかもその表面を酸
化することによつてゲート電極７０封入すること
ができるのである。

第１０図に関連して述べれば、初期のウエーハ
準備工程は本質的に第２および３Ａ図に関連して
上記に説明した通りである。ただし、この場合に
は、ゲート電極層９１と第１の耐食マスク９２と
の間にケイ化モリブデン層１０２が配置されてい
る。短絡領域６９は、上記のごとく、P⁺形の領
域を生み出すのに十分な濃度のＰ形不純物をイオ
ン注入することによつて形成される。

次に、第１１図に示されるごとく、アンダーカ
ツトエツチングが施される。第２〜９図に関連し
て上記に記載された方法の場合と異なり、第１１
図に見られるごとく、ソースおよびベース領域用
不純物の導入に先立つて選択的酸化が行われる。
これらの不純物は、第１２図に関連して後述され
るごとく、気体不純物源の拡散によつて導入され
る。

第１１図に示されるごとく、酸化物層７９はゲ
ート電極７０のポリシリコン部分９１の表面ばか
りでなくケイ化モリブデン部分１０２の表面にも
生成される。

次に、第１２図に示されるごとく、ゲート電極
７０間に位置するゲート絶縁層７０が除去され、
次いで気体不純物源から不純物を導入することに
よつてベース領域６４およびソース領域６２が形
成される。これらの６２および６４は、非酸化雰
囲気中における熱拡散によつて最終位置にまで移
動させられる。

この時点に至り、遠隔のゲート接触部を形成す
るために次の加工が第８および９図に関連して上
記に記載されたごとくにして施される。

第２〜９図の方法と第１０〜１２図の方法とを
比較すればわかる通り、工程を実施する順序は
様々に変更することが可能である。とりわけ、選
択的酸化を行う時期は様々に変更することができ
る。

＜ゲート絶縁層中の窒化シリコン層を省いた変法
＞ これまで上記に記載された方法においては、ゲ
ート電極７０の側壁の選択的酸化をの易にするた
め、ゲート絶縁層７２中に窒化シリコン層７６が
含まれている。必然的に、導電性のゲート電極７
０とベース領域６４の表面６８との間に位置する
ゲート絶縁層の活性部分中には窒化シリコン層７
６が残留するが、ゲート電極７０の側壁の選択的
酸化後にはいかなる目的にも役立つわけではな
い。

ところで、二酸化シリコン／窒化シリコンのサ
ンドイツチ構造は主として窒化物−酸化物界面に
存在すると考えられる拡散電荷または不安定電荷
を含有することがあると判明した。このような電
荷は、とえば導電チヤンネルの反転を困難にする
ことにより、それを含有するMOS構造物に問題
を引起こすに十分なものである。

それ故、この変法に従えば、初期のウエーハ準
備工程において形成されるゲート絶縁層中には窒
化物層が含まれておらず、そして後の中間工程に
おいて窒化シリコンの酸化マスク層が形成される
のである。このような変法は、前述の米国特許出
願番号第406731号明細書中に一層詳しく記載され
ている。とは言え、便宜上、以下に要約して示す
ことにする。

簡単に述べれば、先ず最初に、ドレイン領域５
６を含むシリコン半導体ウエーハが用意される。
ただし、この場合には、第１図のごときサンドイ
ツチ構造のゲート絶縁体７２ではなくて単一の酸
化物層（たとえば第１の酸化物層７４）から成る
ゲート絶縁層がドレイン領域の表面６６上に形成
される。残りの初期ウエーハ準備工程は上記の通
りにして行われるのであつて、唯一の相違点はゲ
ート絶縁層中に窒化シリコン層が含まれないこと
である。

本法中の適当な時点において、ゲート電極７０
の側壁の選択的酸化を容易にするため、ゲート電
極７０の間に位置する短絡領域６９およびソース
領域６２上に窒化シリコンの酸化マスク層（図示
せず）が形成される。前述のヒユイ等の論文「高
密度MOS用の選択的酸化技術」中に記載されて
いる通り、かかる酸化マスク層（図示せず）は各
種の方法によつて形成することができる。一例を
挙げれば、酸化マスク層はイオン注入によつて形
成される。ただし、かかるイオン注入はゲート電
極７０間のソース領域全体を処理するために必要
であれば一定の傾斜角をもつて行われるが、ゲー
ト電極７０の側壁自体に対するイオン注入は避け
なければならない。イオン注入法によれば、直接
にシリコン中へ窒素が注入される。なお、酸化物
層７４が除去されていない場合には、二酸化シリ
コンおよびシリコンの両者中に窒素が注入され
る。

あるいはまた、低圧化学蒸着によつて酸化マス
ク層を形成することもできる。更に別の例として
はスパツタリングも挙げられる。なお、ゲート電
極７０の側壁上における窒化物層の形成を避ける
ため、選択的成長技術または傾斜蒸着技術を使用
する必要がある。

＜窒化シリコンの酸化マスク層を用いない変法＞ やはり前述の米国特許出願番号第406731号明細
書中に記載されている通り、追加のマスキング工
程が必要となる点を犠牲にすれば、第２〜１２図
に関連して前記に記載されたごとくゲート絶縁層
中に窒化シリコン層７６を含めなくてもよいばか
りか、上記に略述されたような窒化シリコンの酸
化マスク層（図示せず）を形成しなくても済む。
この場合には、ゲート封入用の酸化物層７９を生
成させるのと同時にソース領域６２の表面が酸化
され、そして後になつてからソース領域の酸化物
を除去することによつてソース接触部用の窓が設
けられる。かかるソース接触部用の窓を設ける際
には、従来通り厳密に位置合せされたマスクを使
用するのが通例である。また、シリコンに比べて
二酸化シリコンに高い選択比を有するような平行
化ビームによる反応イオンエツチングまたはイオ
ンミーリングのごとき方法を使用することもでき
る。

いずれにせよ、本発明の方法に従えば、ソース
−ベース間短絡部の形成のために厳密な位置合せ
を要求する従来のマスキング工程が回避されるの
である。

＜第１３〜１８図の金属被覆ゲート電極形成用−
マスク法＞ 次に、金属被覆されたゲート電極を有する絶縁
ゲート形半導体素子を製造するための二段エツチ
ング法を説明することにする。なお、最終の素子
構造物は第１８図に示されたMOSFET１０４に
よつて代表されるものとする。

第１３図に関連して詳しく述べれば、初期のウ
エーハ準備工程は第２図に関連して前記に記載さ
れたものとほぼ同じである。ただし、この場合に
は、たとえば窒化シリコン層１０８によつて保護
された耐熱金属ケイ化物（たとえばケイ化モリブ
デン）の層１０６がポリシリコンから成るゲート
電極層９１と写真食刻法によつて形成された耐食
マスク９２との間に配置される。

導電性のケイ化モリブデン層１０６の一部は第
１８図の完成した素子中にも残留するから、この
ケイ化モリブデン層１０６を第２の導電性ゲート
電極層と呼ぶことができる。それに対し、ポリシ
リコン層９１は第１の導電性ゲート電極層を構成
し、またゲート端子用金属被膜１１０（第１８
図）は第３の導電性ゲート電極層を構成する。前
述の米国特許出願番号第406731号明細書中に一層
詳しく記載されている通り、第２の導電性ゲート
電極層１０６は様々な形態を取ることができる。
なお好適な形態は、第１３図に示されるごとく、
窒化シリコン層１０８によつて保護されたケイ化
モリブデン層１０６である。

第２の導電性ゲート電極層１０６の存在は幾つ
かの利点を有するが、本発明にとつてそれが不可
欠というわけではないことに留意すべきである。
第１の利点は、完成した素子において低い入力イ
ンピーダンスが得られることである。第２の利点
は、第１８図を見ればわかる通り、完成した素子
において残留する第２の導電性ゲート電極層１０
６はゲート電極構造物７０の上方に張出している
ことである。その結果、金属被膜をゲート端子部
分１１０とソース端子部分１１２とに自動的に分
離することが実質的に容易になるのである。

あるいはまた、第２の導電性ゲート電極層１０
６を省くこともできるのであつて、その場合には
保護用の窒化シリコン層１０８がポリシリコン層
９１上に直接に設置される。このような場合には
窒化シリコン層１０８がポリシリコン層９１の上
面の酸化を防止するために役立つから、ポリシリ
コン層９１の上部にゲート端子用の金属被膜１１
０を直接に設置することができる。しかしなが
ら、かかる場合には張出し層が存在しないから、
金属被膜の自動分離の信頼性は低下する。そのた
め、軽便金属エツチング工程が必要となる。かか
る方法は、たとえば、前述の米国特許出願番号第
396172号明細書中に記載されている。

−マスク法の説明に戻れば、第１４図には初期
エツチング工程が示されている。すなわち、窒化
シリコン層１０８、ケイ化モリブデン層１０６お
よびポリシリコン層９１を貫通してゲート絶縁層
７２に達するまで、実質的に垂直にエツチングが
施される。なお、第１４図は前記のごとき第３Ａ
図と同等のものであつて、前者中には層１０６お
よび１０８が追加されている点だけが異なつてい
る。

次に、第１５図に関連して述べれば、第４Ａ図
または第１０図に関連して前記に記載されたごと
くゲート絶縁層７２を通して垂直なイオン注入を
行うことによつてP⁺形の短絡領域６９が形成さ
れる。

次に、第１６図に関連して述べれば、第５Ａ図
に関連して前記に記載されたごとくポリシリコン
層９１の残留部分に対し横方向エツチングを施す
ことによつて絶縁ゲート電極構造物７０が形成さ
れる。その結果、ケイ化モリブデン層１０６およ
び窒化シリコン層１０８の下方にアンダーカツト
が生じる。こうして得られたゲート電極構造物７
０をマスクとして使用することにより、ベース領
域６２およびソース領域６４が形成される。

第１３〜１８図の方法に従えば、第１２図に関
連して前記に記載された変法の場合と同じく、ソ
ース領域６２およびベース領域６４は気体不純物
源の拡散によつて形成される。そこで、ゲート絶
縁層７２中に含まれる窒化物層７６を選択的酸化
マスクとして利用するため、第１６図ではゲート
電極構造物７０間に位置するゲート絶縁層７２の
除去並びにソースおよびベース領域用不純物の拡
散に先立ちゲート電極構造物７０の側壁を選択的
に酸化することによつてゲート側壁酸化物層１１
４が生成される。その後、第１７図に示されるご
とく、ゲート電極構造物７０間に位置するゲート
絶縁層７２が除去される。

とは言え、第６図に関連して前記に記載された
ごとく、ソースおよびベース領域をイオン注入に
よつても形成し得ることは勿論である。かかるイ
オン注入はゲート絶縁層７２を通して行うことが
できるから、選択的酸化によつてゲート側壁酸化
物層１１４を生成させる前にイオン注入を行うこ
とも可能である。しかるにこの場合には、ケイ化
モリブデン層１０６が張出している関係上、ゲー
ト電極構造物７０間に位置するドレイン領域５６
の表面全体を処理するため、ソース領域６２およ
びベース領域６４を形成するためのイオン注入は
一定の傾斜角をもつて行う必要がある。この点に
関しては、前述の米国特許出願番号第406731号明
細書中に一層詳しい説明が見出される。

ゲート電極構造物７０間に位置するゲート絶縁
層７２中の第１の酸化物層７４、窒化物層７６お
よび（まだ存在しているならば）第２の酸化物層
７８を除去するためには、前述のごとく、選択的
エツチング技術が使用される。たとえば、酸化物
用の適当なエツチング剤は緩衝フツ化水素酸であ
り、また窒化物用の適当なエツチング剤は熱リン
酸である。ゲート絶縁層７２中の酸化物層７４お
よび７８のエツチングはゲート側壁酸化物層１１
４を除去することなく容易に達成されるが、それ
はゲート側壁酸化物層１１４の方がずつと厚いか
らである。多少の侵食は受けるが、ゲート側壁酸
化物層１１４が完全に除去されてしまうことはな
い。

最後に、これまでのエツチング工程によつて除
去されていなければ、ケイ化モリブデン層１０６
上に位置する全てのマスクおよび保護被膜が除去
される。ケイ化モリブデン層１０６上の窒化シリ
コン層１０８またはその他の保護被膜はゲート絶
縁層７２中の窒化物層７６より厚いことが好まし
いが、第１の酸化物層７４より厚い酸化物層を含
んでいてはならない。その結果、ソース領域６２
（および短絡領域６９）の表面のシリコンが露出
し、またケイ化モリブデン１０６の上部も露出す
ることになる。

この時点に至り、第１８図の完成素子を得るた
め、ウエーハ上に金属（たとえばアルミニウム）
が蒸着等により沈積される。それにより、ソース
領域６２および短絡領域６９にオーミツク接触し
た金属被膜から成るソース端子１１２並びにゲー
ト電極構造物７０にオーミツク接触した金属被膜
から成るゲート端子１１０が形成される。

前述の通り、かかる金属被膜はゲート端子を構
成する上位の部分１１０とソース領域６２を覆う
下位の部分１１２とに自動的に分離する。金属被
覆に際しては、ゲート電極構造物７０の側壁が部
分的に覆われるが、ゲート側壁酸化物層１１４が
存在するから問題は起こらない。

更に、適当な時点において基板６０上にドレイ
ン端子用の金属被膜５８を蒸着すれば完成した素
子が得られる。

図示されてはいないが、平面図において見た場
合に第１８図の完成素子はくし形構造を有するこ
とが好ましい。この場合、ソース端子１１２は陥
凹くし形構造物を成していて、各々の指状部は一
端において共通のソース接続パツドに連結されて
いる。他方、ゲート端子１１０は隆起くし形構造
物を成していて、各々の指状部は一端において共
通のゲート電極に連結されている。これら２つの
くし形構造物は互いに向い合つてかみ合つた状態
で配置されている。

以上、特定の実施態様に関連して本発明を記載
したが、様々な変形や変更が可能であることは当
業者にとつて自明であろう。それ故、前記特許請
求の範囲は本発明の精神および範囲から逸脱しな
い限り全てのかかる変形や変更を包括するように
意図されていることを理解すべきである。

【図面の簡単な説明】

第１図は本発明の一実施態様に基づく三マスク
法に従つて製造された封入ゲート形MOSFETの
活性部分を示す断面図、第２図は第１図の素子を
製造するための代表的な方法における初期準備工
程を示す断面図、第３Ａおよび３Ｂ図はアンダー
カツトを最小限に抑えながら第２図のウエーハに
エツチングを施すための（実質的に垂直な側壁を
与える）選択的エツチング工程および等方性エツ
チング工程をそれぞれ示す断面図、第４Ａおよび
４Ｂ図は第３Ａおよび３Ｂ図のウエーハ中に短絡
領域をそれぞれ形成するための垂直イオン注入工
程を示す断面図、第５Ａおよび５Ｂ図は第４Ａお
よび４Ｂ図のウエーハにそれぞれ施される横方向
エツチング工程を示す断面図、第６図はホトレジ
ストを除去しかつベースおよびソース領域を注入
した後における第２図のウエーハを示す断面図、
第７図はポリシリコンゲート電極の上面および側
壁の選択的酸化を示す断面図、第８図は金属被覆
によつて第１図の素子を形成するのに先立ちゲー
ト絶縁層にエツチングを施してソース領域を露出
させた後における第２図のウエーハを示す断面
図、第９図は第１図の素子を製造するために相次
いで使用される３つのマスクを重ね合わせて示す
平面図、第１０図はポリシリコンゲート電極上に
ケイ化モリブデン層を有する封入ゲート形素子を
形成するための変形三マスク法を示す断面図、第
１１図はゲート電極のアンダーカツトエツチング
および選択的酸化後における第１０図のウエーハ
を示す断面図、第１２図はソース領域上のゲート
絶縁層を除去しかつガス不純物源の拡散によつて
ベースおよびソース領域を形成した後における第
１０図のウエーハを示す断面図、第１３図は本発
明に従つて金属被覆ゲート電極を形成するための
一マスク法における初期準備工程を示す断面図、
第１４図はアンダーカツトを最小限に抑えながら
第１３図のウエーハに施される第１のエツチング
工程を示す断面図、第１５図は短絡領域を形成す
るための垂直注入工程を示す断面図、第１６図は
続く横方向エツチング工程を示す断面図、第１７
図はソースおよびベース領域を形成する工程を示
す断面図、そして第１８図は最終の金属被覆ゲー
ト形素子を形成するための金属被覆工程を示す断
面図である。 図中、５０は電力用MOSFET、５２は単位セ
ル、５４は半導体ウエーハ、５６はドレイン領
域、５８はドレイン端子、６０は基板、６２はソ
ース領域、６４はベース領域、６６は表面、６８
は帯状部、６９は短絡領域、７０はゲート電極、
７２はゲート絶縁層、７４は第１の酸化物層、７
６は窒化物層、７８は第２の酸化物層、７９は保
護酸化物層、８８は金属被膜、９１はゲート電極
層、９２は第１の耐食マスク、９８は第２のマス
ク、１００は第３のマスク、１０２はケイ化モリ
ブデン層、１０６はケイ化モリブデン層、１０８
は窒化シリコン層、１１０はゲート端子、１１２
はソース端子、そして１１４はゲート側壁酸化物
層を表わす。

Claims (1)

1. 【特許請求の範囲】 １ (A)主面を有する一導電形の第１の領域を含ん
   だ半導体ウエーハを用意した後、前記主面上にゲ
   ート絶縁層を形成しかつ前記ゲート絶縁層上に導
   電性のゲート電極層を形成することによつて前記
   ウエーハの準備を行い、(B)上部電極領域の最終位
   置を規定する開口を持つた対食マスクを形成した
   後、前記対食マスクの開口によつて規定された区
   域内の前記ゲート電極層に対し、前記対食マスク
   下方のアンダーカツトを最小限に抑えながら少な
   くとも前記ゲート絶縁層に達するまで初期エツチ
   ングを施し、(C)前記ゲート電極層の残留部分をマ
   スクとして使用しながら反対導電形の短絡領域を
   形成するために適した不純物を前記第１の領域内
   に導入し、(D)前記ゲート電極層の前記残留部分に
   横方向エツチングを施すことにより、前記ゲート
   絶縁層から上方に伸びかつ前記ゲート絶縁層およ
   び前記第１の領域の前記主面に沿つて離隔したゲ
   ート電極を形成し、(E)前記ゲート電極をマスクと
   して使用しながら前記反対導電形のベース領域お
   よび前記一導電形の上部電極領域を形成するため
   に適した不純物を前記ゲート電極間に位置する前
   記第１の領域内に導入し、次いで導入された前記
   不純物を拡散させて前記ベース領域および前記上
   部電極領域に適正な位置および形状を付与するこ
   とにより、前記主面内においては前記ベース領域
   が前記上部電極領域と前記第１の領域との間に前
   記反対導電形の帯状部として存在しかつ前記帯状
   部の活性部分は前記ゲート絶縁層によつて離隔さ
   れながら少なくとも１つのゲート電極の少なくと
   も一部分の下方に位置するようにし、(F)前記ゲー
   ト電極の少なくとも側壁を酸化し、次いで(G)前記
   上部電極領域および前記短絡領域にオーミツク接
   触した金属被膜から成る上部電極領域端子並びに
   前記ゲート領域にオーミツク接触した金属被膜か
   ら成るゲート端子を形成する諸工程を包含するこ
   とを特徴とする、一体化された短絡部を含む絶縁
   ゲート半導体素子の自己整合式製造方法。 ２ 短絡領域を形成するために適した不純物を前
   記第１の領域内に導入する前記工程がイオン注入
   から成る特許請求の範囲第１項記載の方法。 ３ 前記イオン注入が前記ゲート絶縁層の除去に
   先立つて実施され、従つて前記イオン注入は前記
   ゲート絶縁層を通して行われる特許請求の範囲第
   ２項記載の方法。 ４ ベース領域および上部電極領域を形成するた
   めに適した不純物を導入する前記工程がイオン注
   入から成る特許請求の範囲第１項記載の方法。 ５ 前記イオン注入が前記ゲート絶縁層の除去に
   先立つて実施され、従つて前記イオン注入は前記
   ゲート絶縁層を通して行われる特許請求の範囲第
   ４項記載の方法。 ６ 少なくともベース領域を形成するために適し
   た不純物を導入する前記工程が気体不純物源の拡
   散から成る特許請求の範囲第４項記載の方法。 ７ ベース領域および上部電極領域を形成するた
   めに適した不純物を導入する前記工程が気体不純
   物源の拡散から成る特許請求の範囲第１項記載の
   方法。 ８ 前記ウエーハの準備を行う前記工程に際し、
   導電性のゲート電極層の形成に続いて最終ゲート
   電極の一部を成す対熱金属ケイ化物の層が前記ゲ
   ート電極層上に形成され、かつ前記ゲート電極の
   少なくとも側壁を酸化する前記工程に際し、前記
   ゲート電極の対熱金属ケイ化物部分の少なくとも
   露出した側面が酸化される特許請求の範囲第１項
   記載の方法。 ９ ベース領域および上部電極領域を形成するた
   めに適した不純物を導入する前記工程がイオン注
   入から成る特許請求の範囲第８項記載の方法。 １０ 前記イオン注入が前記ゲート絶縁層の除去
   に先立つて実施され、従つて前記イオン注入は前
   記ゲート絶縁層を通して行われる特許請求の範囲
   第８項記載の方法。 １１ 少なくともベース領域を形成するために適
   した不純物を導入する前記工程が気体不純物源の
   拡散から成る特許請求の範囲第８項記載の方法。 １２ ベース領域および上部電極領域を形成する
   ために適した不純物を導入する前記工程が気体不
   純物源の拡散から成る特許請求の範囲第８項記載
   の方法。